公开(公告)号：CN112466879A

公开(公告)日：2021-03-09

申请号：CN202010922288.3

申请日：2020-09-04

Applicant: 三星电子株式会社

Inventor： 李炅奂 ,  金容锡 ,  金泰勋 ,  朴硕汉 ,  山田悟 ,  洪载昊

IPC: H01L27/11563 ,  H01L27/1157 ,  H01L27/11578

Abstract: 一种半导体装置包括：在衬底上的堆叠结构，该堆叠结构包括沿着第一方向堆叠的交替的栅电极和绝缘层；沿着第一方向穿过堆叠结构的竖直开口，该竖直开口包括沟道结构，该沟道结构具有在竖直开口的内侧壁上的半导体层以及在半导体层上的可变电阻材料，该可变电阻材料中的空位浓度沿其宽度变化以在更靠近沟道结构的中心而非更靠近半导体层处具有更高的浓度；以及在衬底上的杂质区域，该半导体层在沟道结构的底部接触该杂质区域。

公开(公告)号：CN112310083A

公开(公告)日：2021-02-02

申请号：CN202010697139.1

申请日：2020-07-20

Applicant: 三星电子株式会社

Inventor： 朴硕汉 ,  金容锡 ,  金熙中 ,  山田悟 ,  李炅奂 ,  弘载昊 ,  黄有商

IPC: H01L27/11502 ,  H01L27/11514 ,  H01L27/11507

Abstract: 提供了一种半导体装置。所述半导体装置包括：第一堆叠结构，包括在基底上交替地堆叠的多个第一绝缘图案和多个第一半导体图案，第一堆叠结构在平行于基底的上表面的第一方向上延伸；第一导电图案，位于第一堆叠结构的一个侧表面上，第一导电图案在与基底的上表面交叉的第二方向上延伸；以及第一铁电层，位于第一堆叠结构与第一导电图案之间，第一铁电层在第二方向上延伸，其中，第一半导体图案中的每个包括沿着第一方向顺序地布置的第一杂质区、第一沟道区和第二杂质区。

公开(公告)号：CN112133751A

公开(公告)日：2020-12-25

申请号：CN202010572227.9

申请日：2020-06-22

Applicant: 三星电子株式会社

Inventor： 洪载昊 ,  金容锡 ,  金炫哲 ,  朴硕汉 ,  山田悟 ,  李炅奂

IPC: H01L29/78 ,  H01L27/108

Abstract: 一种半导体器件包括：基板，包括凹陷；第一栅绝缘层，在该凹陷的下部侧壁和底部上，该第一栅绝缘层包括具有滞回特性的绝缘材料；第一栅电极，在该凹陷内且在第一栅绝缘层上；第二栅电极，在该凹陷中接触第一栅电极，该第二栅电极包括与第一栅电极的材料不同的材料；以及杂质区，在基板中且与该凹陷的侧壁相邻，杂质区的底部相对于基板的底部高于第二栅电极的底部。

公开(公告)号：CN112086462A

公开(公告)日：2020-12-15

申请号：CN202010406162.0

申请日：2020-05-14

Applicant: 三星电子株式会社

Inventor： 李炅奂 ,  金容锡 ,  金泰勋 ,  朴硕汉 ,  山田悟 ,  洪载昊

IPC: H01L27/11568 ,  H01L27/11578 ,  H01L27/11582

Abstract: 本发明提供了垂直半导体器件。该垂直半导体器件包括：在衬底上的沟道，该沟道在实质上垂直于衬底的上表面的第一方向上延伸；第一数据存储结构，接触沟道的第一侧壁；在沟道的第二侧壁上的第二数据存储结构；以及在第二数据存储结构的表面上的栅极图案，其中栅极图案在第一方向上彼此间隔开，并且栅极图案在实质上平行于衬底的上表面的第二方向上延伸。

公开(公告)号：CN109560082A

公开(公告)日：2019-04-02

申请号：CN201811056399.X

申请日：2018-09-11

Applicant: 三星电子株式会社

Inventor： 李明东 ,  李准原 ,  李基硕 ,  金奉秀 ,  朴硕汉 ,  韩成熙 ,  黄有商

IPC: H01L27/108 ,  H01L23/532 ,  H01L21/8242

Abstract: 本公开提供了半导体器件及其制造方法。一种半导体器件包括：衬底，在其中具有沟槽；位线，其位于沟槽中；第一间隔件，其沿着沟槽的一部分和位线的侧表面的至少一部分延伸，并且与位线接触；以及第二间隔件，其布置在第一间隔件上的沟槽中。位线比沟槽更窄，并且第一间隔件包括氧化硅。一种形成半导体器件的方法包括：在衬底中形成沟槽；在第一沟槽中形成宽度小于第一沟槽的宽度的位线；以及形成沿沟槽的一部分延伸并且包括与位线的侧表面的至少一部分接触的氧化硅的第一间隔件；以及在沟槽中的第一间隔件上方形成第二间隔件。

公开(公告)号：CN108231691A

公开(公告)日：2018-06-29

申请号：CN201711392771.X

申请日：2017-12-21

Applicant: 三星电子株式会社

Inventor： 李昊仁 ,  金桐晤 ,  朴硕汉 ,  尹灿植 ,  郑基旭 ,  洪镇宇 ,  朴济民 ,  李基硕 ,  张燽娟

IPC: H01L21/8242

CPC classification number: H01L27/10823 ,  H01L21/762 ,  H01L21/76834 ,  H01L21/823462 ,  H01L21/823468 ,  H01L27/1248 ,  H01L29/432 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/7869 ,  H01L27/10844

Abstract: 一种制造半导体器件的方法包括：在第一区域与第二区域之间的衬底上形成器件隔离膜；形成第一密封膜和第二密封膜，使得第二密封膜的蚀刻选择性小于第一密封膜的蚀刻选择性；图案化第一密封膜和第二密封膜以暴露器件隔离膜的一部分和第二区域，使得底切被限定在第二密封膜的下表面下方；形成填充底切的填充膜，填充膜的厚度在第二密封膜的侧表面上比在其上表面上更厚；去除填充膜的一部分以在底切中形成填充间隔物；在填充间隔物上形成高k电介质膜和金属膜，并且图案化高k电介质膜和金属膜。