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公开(公告)号：CN107887364A
公开(公告)日：2018-04-06
申请号：CN201710858966.2
申请日：2017-09-21
Applicant: 三星电子株式会社
IPC: H01L23/544 , H01L21/768
CPC classification number: H01L23/544 , H01L27/10814 , H01L27/10823 , H01L27/10876 , H01L27/10885 , H01L27/10894 , H01L27/10897 , H01L2223/5442 , H01L2223/54426 , H01L2223/5446 , H01L21/76802
Abstract: 提供一种具有对准键的半导体装置及其制造方法。对准键在基底上，该对准键包括：第一子对准键图案，具有顺序地堆叠在基底上的第一导电图案、第二导电图案和覆盖介电图案；对准键沟槽，穿过第一子对准键图案的至少一部分；以及下导电图案，在对准键沟槽中。对准键沟槽包括：上沟槽，设置在覆盖介电图案中且具有第一宽度；以及下沟槽，从上沟槽向下延伸且具有比第一宽度小的第二宽度。下导电图案包括分别设置在下沟槽的相对侧壁上的侧壁导电图案。
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公开(公告)号：CN107045974A
公开(公告)日：2017-08-15
申请号：CN201710061548.0
申请日：2017-01-26
Applicant: 三星电子株式会社
IPC: H01L21/027
CPC classification number: H01L21/0276 , H01L21/0337 , H01L21/3086 , H01L21/32139 , H01L21/823431 , H01L21/823481 , H01L21/027
Abstract: 一种制造半导体器件的方法包括在包含第一区和第二区的衬底上形成第一模型图案的特征，以及从第一区到第二区形成覆盖第一模型图案的第一绝缘层。该方法还包括在第二区中的第一绝缘层上形成光致抗蚀剂图案，从第一区到第二区形成覆盖第一区中的第一绝缘层和第二区中的光致抗蚀剂图案的第二绝缘层，蚀刻第二绝缘层，去除光致抗蚀剂图案，以及形成在第一区中具有第一宽度的第一双重图案化技术图案和在第二区中具有第二宽度的第二双重图案化技术图案，其中第二宽度不同于所述第一宽度。
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公开(公告)号：CN214505493U
公开(公告)日：2021-10-26
申请号：CN202120937988.X
申请日：2021-04-30
Applicant: 三星电子株式会社
IPC: H01L27/11521 , H01L27/11526 , H01L27/11551 , H01L27/11565 , H01L27/11568 , H01L27/11573 , H01L27/11578
Abstract: 提供了三维半导体存储器装置。所述三维半导体存储器装置可以包括：第一基底，包括位线连接区和字线连接区；单元阵列结构，位于第一基底上；第二基底，包括第一核心区和第二核心区，第一核心区与位线连接区叠置，第二核心区与字线连接区叠置；以及外围电路结构，位于第二基底上。因此，三维半导体存储器装置具有改善的可靠性和增大的集成密度。
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公开(公告)号：CN110034094B
公开(公告)日：2025-03-07
申请号：CN201811360494.9
申请日：2018-11-15
Applicant: 三星电子株式会社
IPC: H01L23/528
Abstract: 一种半导体装置，包括多个导电结构，所述多个导电结构被布置在衬底上，并且在实质上垂直于第一方向的第二方向上彼此间隔开，其中多个导电结构中的每一个在第一方向上延伸。多个接触结构按照交替布置的方式被布置在导电结构之间，并且在第一方向上彼此间隔开。多个绝缘结构被布置在导电结构和接触结构之间的空间中。多个空气间隔件分别被布置在交替布置的多个导电结构和多个接触结构之间，并且在第一方向上彼此间隔开。
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公开(公告)号：CN119183300A
公开(公告)日：2024-12-24
申请号：CN202410790855.2
申请日：2024-06-19
Applicant: 三星电子株式会社
Abstract: 一种半导体器件包括下芯片结构和位于所述下芯片结构上的上芯片结构。所述下芯片结构包括：存储结构；下互连结构，所述下互连结构电连接到所述存储结构；以及下接合焊盘，所述下接合焊盘电连接到所述下互连结构。所述上芯片结构包括：上基底；外围晶体管，所述外围晶体管位于所述上基底上；第一上互连结构，所述第一上互连结构在所述上基底上电连接到所述外围晶体管；通路，所述通路穿透所述上基底并电连接到所述第一上互连结构；上接合焊盘，所述上接合焊盘位于所述上基底下方接合到所述下接合焊盘；以及中间连接结构，所述中间连接结构在所述上基底和所述下芯片结构之间电连接所述上接合焊盘和所述通路。
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Patent Agency Ranking
公开(公告)号：CN119012690A
公开(公告)日：2024-11-22
申请号：CN202410529061.0
申请日：2024-04-29
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 一种半导体装置，包括：衬底，其包括存储器单元阵列区、接触区和连接区；栅电极，其在存储器单元阵列区和连接区上，并在竖直方向上堆叠；有源层，其在存储器单元阵列区上，并在竖直方向上堆叠；以及导电连接图案，其在连接区和接触区上，并在竖直方向上堆叠，其中，有源层中的每一个包括与栅电极竖直地重叠的沟道区，栅电极电连接到导电连接图案，导电连接图案具有台阶结构，该台阶结构包括彼此隔开的台阶区，并且台阶结构具有沿第一方向逐级下降的第一台阶部分和面对第一台阶部分并沿第一方向逐级上升的第二台阶部分。
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公开(公告)号：CN118829230A
公开(公告)日：2024-10-22
申请号：CN202311636827.7
申请日：2023-12-01
Applicant: 三星电子株式会社
Abstract: 一种半导体存储器件包括：位线，其在第一方向上延伸；有源图案，其位于位线上，并且包括在第一方向上彼此面对的第一垂直部分和第二垂直部分以及连接第一垂直部分和第二垂直部分的水平部分；第一字线和第二字线，其位于第一垂直部分与第二垂直部分之间的水平部分上，在与第一方向交叉的第二方向上延伸；栅极绝缘图案，其位于第一字线和第二字线与有源图案之间；以及电容器，其连接到第一垂直部分和第二垂直部分中的每一者，并且包括第一电极图案、位于第一电极图案上的第二电极图案和位于第一电极图案与第二电极图案之间的铁电图案，该第一电极图案连接到第一垂直部分和第二垂直部分中的一者。
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公开(公告)号：CN118829209A
公开(公告)日：2024-10-22
申请号：CN202410290690.2
申请日：2024-03-14
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 一种半导体存储器件，所述半导体存储器件包括：基板，所述基板包括元件隔离层；位线，所述位线在所述基板上沿第一方向延伸；单元缓冲绝缘层，所述单元缓冲绝缘层在所述位线与所述基板之间，并且包括上单元缓冲绝缘层和下单元缓冲绝缘层；下存储接触，所述下存储接触位于所述位线的多侧并且包括半导体外延图案；存储焊盘，所述存储焊盘位于所述下存储接触上并且连接到所述下存储接触；以及信息存储部件，所述信息存储部件位于所述存储焊盘上并且连接到所述存储焊盘。其中，所述上单元缓冲绝缘层在所述下单元缓冲绝缘层与所述位线之间，并且所述下单元缓冲绝缘层和所述上单元缓冲绝缘层中的每一者包括彼此相反的上表面和下表面。
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公开(公告)号：CN118804587A
公开(公告)日：2024-10-18
申请号：CN202311647139.0
申请日：2023-12-04
Applicant: 三星电子株式会社
Abstract: 一种半导体存储器件包括：在第一方向上延伸并且在与所述第一方向交叉的所述第二方向上彼此间隔开的第一有源图案和第二有源图案。第一有源图案和第二有源图案包括：在第一方向上彼此间隔开的第一边缘部分和第二边缘部分以及位于它们之间的中央部分。位线节点接触位于中央部分上。位线位于位线节点接触上并且在与第一方向和第二方向交叉的第三方向上延伸。第一有源图案和第二有源图案的中央部分在第二方向上被顺序地设置。每个位线节点接触在顶表面的高度处具有第一宽度，在底表面的高度处具有第二宽度，并且在顶表面与底表面之间具有第三宽度，第三宽度小于第一宽度和第二宽度。
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公开(公告)号：CN118678698A
公开(公告)日：2024-09-20
申请号：CN202410189715.X
申请日：2024-02-20
Applicant: 三星电子株式会社
Abstract: 一种半导体存储器件，其包括：在基板上的外围栅极结构；在外围栅极结构上的第一接合焊盘；在第一接合焊盘上的屏蔽导电图案；位于屏蔽导电图案与第一接合焊盘之间并且接触第一接合焊盘的第二接合焊盘；在屏蔽导电图案上沿第一方向延伸的位线；在所述位线上的有源图案，并且该有源图案包括下表面和上表面以及在第一方向上彼此相反的第一侧壁和第二侧壁，该有源图案的下表面连接到位线；位于有源图案的第一侧壁上并且在第三方向上延伸的字线；以及位于有源图案上的数据存储图案，并且该数据存储图案连接到有源图案的上表面。
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