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公开(公告)号：KR1020150076814A
公开(公告)日：2015-07-07
申请号：KR1020130165427
申请日：2013-12-27
Applicant: 삼성전기주식회사
IPC: H01L29/739 , H01L21/331
CPC classification number: H01L29/407 , H01L29/0615 , H01L29/0638 , H01L29/0878 , H01L29/7397 , H01L29/7811 , H01L29/7813
Abstract: 본개시는온-동작시에형성되는채널을통해전류가흐르는활성영역; 상기활성영역의주변에형성되는단부영역; 상기활성영역에형성되며, 표면에형성되는절연층과내부에충전되는도전성물질을포함하는복수의제1 트랜치; 및상기단부영역에형성되며, 표면에형성되는절연층과내부에충전되는도전성물질을포함하는복수의제2 트랜치;를포함하는전력반도체소자에관한것이다.
Abstract translation: 本公开涉及一种功率半导体器件，其包括有源区域，其中电流流过形成在工作区域上的沟道，形成在有源区周围的端部区域，多个第一沟槽形成在 并且包括在其表面上形成的绝缘层和填充在内部的导电材料，以及形成在端部区域上并且包括形成在其表面上的绝缘层和填充在内部的导电材料的多个沟槽。
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公开(公告)号：KR1020150056433A
公开(公告)日：2015-05-26
申请号：KR1020140001516
申请日：2014-01-06
Applicant: 삼성전기주식회사
IPC: H01L29/739 , H01L21/331 , H01L29/78
CPC classification number: H01L29/1095 , H01L29/66348 , H01L29/7397
Abstract: 본개시는일면및 상기일면에대향하는타면을가지고, 제1 도전형의드리프트층으로형성된베이스기판; 상기베이스기판의타면에형성된제2 도전형의반도체기판; 상기베이스기판에형성되며, 상기드리프트층보다고농도의불순물농도를갖는제1 도전형의확산층; 상기베이스기판의일면의내측에형성되는제2 도전형의웰 층; 상기웰 층을포함하여상기베이스기판의일면으로부터확산층을깊이방향으로관통하도록형성된트랜치; 상기트랜치내벽을포함하여상기베이스기판의일면에형성된제1 절연막; 및상기트랜치내에형성된제1 전극;을포함하고, 상기확산층의불순물도핑농도의횡 방향으로의피크지점은상기트랜치의측면에접하는영역에위치하는전력반도체소자에관한것이다.
Abstract translation: 功率半导体器件技术领域本发明涉及一种功率半导体器件，包括：基底基板，包括一个表面，另一个表面面向一个表面，并由第一导电类型的漂移层组成; 形成在所述基底基板的另一个表面上的第二导电类型的半导体衬底; 所述第一导电类型的扩散层形成在所述基底基板上，并且与所述漂移层的扩散层相比具有较高的含量杂质; 形成在所述基底基板的一个表面的内侧上的所述第二导电类型的阱层; 包括阱层的沟槽，形成为从基底基板的一个表面沿着深度方向穿透扩散层; 第一绝缘膜，包括沟槽的内壁，并形成在基底基板的一个表面上; 以及形成在沟槽中的第一电极，其中在水平方向上扩散层的杂质掺杂内容物的峰值点位于与沟槽的侧表面接触的区域上。
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公开(公告)号：KR1020150051067A
公开(公告)日：2015-05-11
申请号：KR1020130132494
申请日：2013-11-01
Applicant: 삼성전기주식회사
IPC: H01L29/78 , H01L29/739 , H01L21/336
CPC classification number: H01L29/7397 , H01L29/0696 , H01L29/0878 , H01L29/1095 , H01L29/4236 , H01L29/66348 , H01L29/66734 , H01L29/74 , H01L29/7813 , H01L29/7827 , H01L29/7395
Abstract: 본발명은제1 도전형의제1 반도체영역; 상기제1 반도체영역의상부에형성되는제2 도전형의제2 반도체영역; 상기제2 반도체영역의상부내측에형성되는제1 도전형의제3 반도체영역; 상기제3 반도체영역으로부터상기제1 반도체영역까지관입하는형상을갖는트랜치게이트; 상기트랜치게이트와이격되어, 상기제2 반도체영역의하부에형성되는제1 도전형의제4 반도체영역;을포함하는전력반도체소자에관한것이다.
Abstract translation: 本发明涉及一种功率半导体器件，其包括第一导电类型的第一半导体区域; 形成在第一半导体层的上部的第二导电类型的第二半导体层; 形成在第二半导体区域的上部内部的第一导电类型的第三半导体层; 沟槽栅，其具有从第三半导体区域插入到第一半导体区域的形状; 以及与沟槽栅极分离并形成在第二半导体区域的下部的第一导电类型的第四半导体层。
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公开(公告)号：KR1020140124898A
公开(公告)日：2014-10-28
申请号：KR1020120141453
申请日：2012-12-06
Applicant: 삼성전기주식회사
IPC: H01L29/739 , H01L29/78 , H01L21/331
CPC classification number: H01L29/7397 , H01L29/0834 , H01L29/66348 , H01L29/42368
Abstract: The present invention relates to a semiconductor device which includes a first semiconductor region of a first conductive type, a second semiconductor region of a second conductive type which is formed on one surface of the first semiconductor region, a third semiconductor region of the first conductive type which is formed on one surface of the second semiconductor region, a gate electrode which passes through the third semiconductor region in a depth direction and is located in a trench which is formed to reach the inner side of the second semiconductor region, a first insulation layer which is formed between the gate electrode and the third semiconductor region, a second insulation layer which is formed between the gate electrode and the second semiconductor region, and a fourth semiconductor region of the second conductive type which is formed on a part of one surface of the third semiconductor region. The thickness of a part of the second insulation layer is thicker than the thickness of the first insulation layer.
Abstract translation: 本发明涉及一种半导体器件，其包括第一导电类型的第一半导体区域和形成在第一半导体区域的一个表面上的第二导电类型的第二半导体区域，第一导电类型的第三半导体区域 其形成在所述第二半导体区域的一个表面上;栅极，其在深度方向上穿过所述第三半导体区域并且位于形成为到达所述第二半导体区域的内侧的沟槽中;第一绝缘层 其形成在栅电极和第三半导体区之间，形成在栅电极和第二半导体区之间的第二绝缘层，以及形成在第一导电类型的一个表面的一部分上的第二导电类型的第四半导体区 第三半导体区域。 第二绝缘层的一部分的厚度比第一绝缘层的厚度厚。
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公开(公告)号：KR101452098B1
公开(公告)日：2014-10-16
申请号：KR1020130034668
申请日：2013-03-29
Applicant: 삼성전기주식회사
IPC: H01L29/739 , H01L21/331
CPC classification number: H01L29/7395 , H01L29/0696 , H01L29/1095 , H01L29/513 , H01L29/518 , H01L29/66348 , H01L29/7397
Abstract: 본 발명은 일정한 거리를 이격하여 형성되는 복수의 트랜치 게이트; 상기 트랜치 게이트 사이에 형성되며, 제1 도전형의 에미터 층 및 상기 트랜치 게이트의 표면에 형성되는 게이트 산화물을 포함하는 전류 증가부; 및 상기 트랜치 게이트 사이에 형성되며, 제2 도전형의 바디 층, 상기 트랜치 게이트의 표면에 형성되는 저지층 및 상기 전류 증가부의 게이트 산화물의 두께보다 얇은 두께를 갖는 게이트 산화물을 포함하는 내량 향상부;를 포함하는 전력 반도체 소자에 관한 것이다.
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Patent Agency Ranking
公开(公告)号：KR1020140106314A
公开(公告)日：2014-09-03
申请号：KR1020130020713
申请日：2013-02-26
Applicant: 삼성전기주식회사
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/66348 , H01L27/0817 , H01L27/088 , H01L27/0921 , H01L29/0847 , H01L29/1033 , H01L29/1079 , H01L29/41733 , H01L29/4232 , H01L29/66325 , H01L29/66333 , H01L29/66477 , H01L29/66484 , H01L29/66954 , H01L29/7393 , H01L29/7397 , H01L29/768 , H01L29/78 , H01L31/111 , H01L31/1113 , H01L51/0512 , H01L29/42364
Abstract: The present invention relates to a power semiconductor device including a first conductivity type drift layer; a second conductivity type body layer formed on the upper part of the drift layer; a second conductivity type collector layer formed on the lower part of the drift layer; a first gate passing through a portion of the body layer and the drift layer; a first conductivity type emitter layer formed on the body layer and spaced apart from the first gate; and a second gate partially covering the upper part of the emitter layer and the body layer, and formed on the upper part of the first gate in a flat plate shape. A deposition blocking layer is formed in a gap in contact with the first and second gates, the body layer, the emitter layer, and the drift layer.
Abstract translation: 本发明涉及包括第一导电型漂移层的功率半导体器件; 形成在漂移层的上部的第二导电型体层; 形成在漂移层的下部的第二导电型集电极层; 通过所述体层的一部分和所述漂移层的第一栅极; 形成在所述主体层上并与所述第一栅极间隔开的第一导电型发射极层; 以及第二栅极，部分地覆盖发射极层和主体层的上部，并且以平板形状形成在第一栅极的上部。 在与第一和第二栅极，主体层，发射极层和漂移层接触的间隙中形成沉积阻挡层。
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公开(公告)号：KR101420528B1
公开(公告)日：2014-07-16
申请号：KR1020120142172
申请日：2012-12-07
Applicant: 삼성전기주식회사
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/7397 , H01L29/1095 , H01L29/41741
Abstract: 본 발명에 따른 전력 반도체 소자는 일면 및 타면을 갖고, 제1도전형인 반도체 기판, 상기 반도체 기판 일면 상에 형성된 제2도전형의 드리프트(drift)층, 상기 드리프트(drift)층 상에 형성된 제1도전형의 웰(well)층, 상기 웰(well)층을 두께 방향으로 관통하여 상기 드리프트(drift)층에 이르도록 형성된 트렌치, 상기 트렌치 내부에 형성된 제1전극, 상기 웰(well)층 상에 선택적으로 형성되되, 상기 트렌치에 수직으로 접하는 제1영역 및 상기 트렌치와 평행하게 이격되어 상기 제1영역과 직교하는 제2영역으로 이루어지고, 상기 드리프트(drift)층보다 고농도인 제2도전형의 제2전극영역, 상기 웰(well)층 상에 상기 제2도전형의 제2전극영역의 측면과 접하여 형성되고, 상기 웰(well)층보다 고농도인 제1도전형의 제2전극영역; 및 상기 웰(well)층 상에 형성되어 상기 제2도전형의 제2전극영역 및 제1도전형의 제2전극영역과 전기적으로 연결되는 제2전극을 포함한다.
Abstract translation: 根据本发明的功率半导体器件包括：第一导电类型的半导体衬底，形成在半导体衬底的一个表面上的第二导电类型的漂移层，形成在漂移层上的第一漂移层， 导电类型的阱层，在厚度方向上穿透阱层以到达漂移层的沟槽，形成在沟槽中的第一电极，形成在阱层上的阱层， 第二导电类型的第二区域具有比漂移层更高的浓度，第一区域垂直地与沟槽接触并且第二区域平行于沟槽并垂直于第一区域， 第一导电类型的第二电极区域，其形成为与阱层上的第二导电型第二电极区域的侧表面接触并且具有比阱层更高的浓度; 以及第二电极，形成在阱层上并且电连接到第二导电类型的第二电极区域和第一导电类型的第二电极区域。
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公开(公告)号：KR1020140077092A
公开(公告)日：2014-06-23
申请号：KR1020130041599
申请日：2013-04-16
Applicant: 삼성전기주식회사
IPC: H01L29/739 , H01L21/336
Abstract: A semiconductor device according to an embodiment of the present invention may include a semiconductor substrate, a collector layer which is formed on the lower part of the semiconductor substrate, a base layer which is formed on the upper part of the semiconductor substrate, an emitter layer which is formed on the upper part of the base layer, at least one trench barrier which vertically penetrates the base layer and the emitter layer, a first gate insulating layer which is formed on the upper part of the trench barrier and the emitter layer and partly exposes the upper part of the emitter layer, a gate which is formed at the upper part of the first gate insulating layer, a second gate insulating layer which surrounds the gate, and an emitter metal layer which is formed in the upper part of the emitter layer exposed by the first gate insulating layer.
Abstract translation: 根据本发明的实施例的半导体器件可以包括半导体衬底，形成在半导体衬底的下部的集电极层，形成在半导体衬底的上部的基极层，发射极层 其形成在基底层的上部，垂直穿透基底层和发射极层的至少一个沟槽屏障，形成在沟槽屏障的上部和发射极层上的第一栅极绝缘层，以及部分 暴露发射极层的上部，形成在第一栅极绝缘层的上部的栅极，围绕栅极的第二栅极绝缘层和形成在发射极的上部的发射极金属层 层被第一栅极绝缘层暴露。
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公开(公告)号：KR1020140072729A
公开(公告)日：2014-06-13
申请号：KR1020120140576
申请日：2012-12-05
Applicant: 삼성전기주식회사
IPC: H01L29/739 , H01L29/78 , H01L21/331
CPC classification number: H01L29/4236 , H01L21/76831 , H01L29/4232 , H01L29/42356 , H01L29/66712 , H01L29/7802
Abstract: The present invention relates to a power semiconductor device. The power semiconductor device comprises a first conductivity type drift layer; a plurality of trench gates formed by etching the upper part of the drift layer; a first conductivity type diode region formed between the ambient gates among the trench gates and having an impurity concentration same as the drift layer; and a transistor region formed between the ambient gates among the trench gates and including a second conductivity type well and a high-concentration first conductivity type emitter layer. The diode region and the transistor region are alternately formed. A distance (d1) between the trench gates on the diode region is smaller than a distance (d2) between the trench gates on the transistor region.
Abstract translation: 功率半导体器件技术领域本发明涉及功率半导体器件。 功率半导体器件包括第一导电型漂移层; 通过蚀刻漂移层的上部形成的多个沟槽栅极; 形成在沟槽栅极之间的环境栅极之间并且具有与漂移层相同的杂质浓度的第一导电型二极管区域; 以及形成在沟槽栅极之间的环境栅极之间并包括第二导电类型阱和高浓度第一导电类型发射极层的晶体管区域。 交替地形成二极管区域和晶体管区域。 二极管区域上的沟槽栅极之间的距离（d1）小于晶体管区域上的沟槽栅极之间的距离（d2）。
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