公开(公告)号：KR1020030066859A

公开(公告)日：2003-08-14

申请号：KR1020020006436

申请日：2002-02-05

Applicant: 삼성전자주식회사

Inventor： 김동우 ,  오재희

IPC: H01L27/04

CPC classification number: H01L27/10855 ,  H01L27/10808 ,  H01L28/91

Abstract: PURPOSE: A method for fabricating a capacitor of a semiconductor device is provided to efficiently fabricate the capacitor by performing a photolithography process twice instead of a conventional technology using a photolithography process three times, and to reduce the height of the capacitor while guaranteeing capacitance of the capacitor by using a high dielectric material as a dielectric layer of the capacitor. CONSTITUTION: An interlayer dielectric pattern(150) having an opening exposing a semiconductor substrate(100) is formed on the semiconductor substrate. A silicide pattern(160) is formed on the semiconductor substrate exposed through the opening. The inner wall of the opening including the silicide pattern is covered with a lower electrode. A dielectric layer(190) and an upper electrode are sequentially formed on the front surface of the semiconductor substrate including the lower electrode.

Abstract translation: 目的：提供一种制造半导体器件的电容器的方法，以通过三次执行光刻处理两次而不是使用光刻工艺的常规技术来有效地制造电容器，并且在保证电容器的电容的同时，降低电容器的高度 电容器通过使用高电介质材料作为电容器的电介质层。 构成：在半导体衬底上形成具有露出半导体衬底（100）的开口的层间电介质图案（150）。 在通过开口暴露的半导体衬底上形成硅化物图案（160）。 包括硅化物图案的开口的内壁被下电极覆盖。 在包括下电极的半导体衬底的前表面上依次形成电介质层（190）和上电极。

公开(公告)号：KR100382741B1

公开(公告)日：2003-05-09

申请号：KR1020010048288

申请日：2001-08-10

Applicant: 삼성전자주식회사

Inventor： 한승훈 ,  이덕형 ,  김동우

IPC: H01L21/336

CPC classification number: H01L21/823481 ,  H01L21/76229 ,  H01L21/823462 ,  Y10S438/981

Abstract: An integrated circuit device, such as a merged device, is formed by forming a first gate oxide layer on a first region, such as a logic circuit region, of a substrate. A conductive layer is formed on the first gate oxide layer. A second gate oxide layer is formed on a second region, such as a cell array region, of the substrate. A first gate pattern is formed on the second gate oxide layer. The conductive layer and the first gate oxide layer are patterned to form a second gate pattern. A silicide layer is formed on the second gate pattern and in the substrate adjacent to the second gate pattern.

Abstract translation: 通过在衬底的第一区域（诸如逻辑电路区域）上形成第一栅极氧化物层来形成诸如合并器件的集成电路器件。 在第一栅极氧化物层上形成导电层。 第二栅极氧化物层形成在衬底的第二区域，例如单元阵列区域上。 第一栅极图案形成在第二栅极氧化物层上。 导电层和第一栅极氧化物层被图案化以形成第二栅极图案。 硅化物层形成在第二栅极图案上和与第二栅极图案相邻的衬底中。

公开(公告)号：KR1020030017916A

公开(公告)日：2003-03-04

申请号：KR1020010051548

申请日：2001-08-25

Applicant: 삼성전자주식회사

Inventor： 이기태 ,  김동우

IPC: H04W52/02 ,  H04W4/06

CPC classification number: Y02D70/00

Abstract: PURPOSE: A system and a method for saving the power of a mobile phone by using a paging receiver and the mobile phone are provided to save the power by a current consumed in a standby mode. CONSTITUTION: A mobile phone(104) has a paging receiver unit(108) and a mobile phone unit, and turns on only a power of the paging receiver unit(108) during a standby state. If a message for informing a termination is received through the paging receiver unit(108), the mobile phone(104) turns on a power of the mobile phone unit, and is converted into an active mode for being registered in a mobile communication network(100) and processing the termination. A paging network(102) transmits a paging message to a paging receiver. If an incoming call about the mobile phone(104) exists, the mobile communication network(100) requests the paging network(102) to transmit the paging message to the paging receiver unit(108) of the mobile phone(104). If the mobile phone(104) is registered, the mobile communication network(100) connects the incoming call.

Abstract translation: 目的：提供一种通过使用寻呼机和移动电话来节省移动电话的功率的系统和方法，以通过在待机模式下消耗的电流来节省功率。 构成：移动电话（104）具有寻呼接收机单元（108）和移动电话单元，并且在待机状态期间仅打开寻呼机单元（108）的电源。 如果通过寻呼机单元（108）接收到用于通知终止的消息，则移动电话（104）接通移动电话单元的电源，并转换成用于在移动通信网络中注册的活动模式（ 100）并处理终止。 寻呼网络（102）向寻呼接收机发送寻呼消息。 如果存在关于移动电话（104）的来电，则移动通信网络（100）请求寻呼网络（102）将寻呼消息发送到移动电话（104）的寻呼机单元（108）。 如果移动电话（104）被注册，则移动通信网络（100）连接来电。

公开(公告)号：KR1020030013982A

公开(公告)日：2003-02-15

申请号：KR1020010048288

申请日：2001-08-10

Applicant: 삼성전자주식회사

Inventor： 한승훈 ,  이덕형 ,  김동우

IPC: H01L21/336

CPC classification number: H01L21/823481 ,  H01L21/76229 ,  H01L21/823462 ,  Y10S438/981

Abstract: PURPOSE: A method for fabricating a semiconductor device having gate oxide layers of different thicknesses is provided to optimize a method for forming a stack gate pattern and a silicide gate pattern simultaneously by forming the second gate oxide layer after the first gate oxide layer is formed and by forming a silicide layer in a portion of a logic gate pattern. CONSTITUTION: The first gate oxide layer and the first conductive layer pattern are formed in a logic circuit region of a semiconductor substrate(100). The second gate oxide layer(110) and a stack gate are formed on the first conductive layer pattern in a cell array region and the logic circuit region of the semiconductor substrate. The stack gate is patterned to form the stack gate pattern(120) exposing the second gate oxide layer on the cell array region. The first conductive layer pattern in the logic circuit region is patterned to form a logic gate pattern(132). The silicide layer(138) is formed on the semiconductor substrate under the sidewall of the logic gate pattern and on the logic gate pattern. A silicide gate pattern(139) is formed.

Abstract translation: 目的：提供一种制造具有不同厚度的栅极氧化物层的半导体器件的方法，以通过在形成第一栅极氧化物层之后形成第二栅极氧化物层同时优化形成堆叠栅极图案和硅化物栅极图案的方法，以及 通过在逻辑门图案的一部分中形成硅化物层。 构成：第一栅极氧化物层和第一导电层图案形成在半导体衬底（100）的逻辑电路区域中。 第二栅极氧化物层（110）和堆叠栅极形成在电池阵列区域中的第一导电层图案和半导体衬底的逻辑电路区域中。 堆叠栅极被图案化以形成暴露单元阵列区域上的第二栅极氧化物层的堆叠栅极图案（120）。 将逻辑电路区域中的第一导电层图案图案化以形成逻辑门图案（132）。 硅化物层（138）在逻辑门图案的侧壁和逻辑门图案下方的半导体衬底上形成。 形成硅化物栅极图案（139）。

公开(公告)号：KR1020010084162A

公开(公告)日：2001-09-06

申请号：KR1020000008984

申请日：2000-02-24

Applicant: 삼성전자주식회사

Inventor： 김동우

IPC: H01L21/8242

Abstract: PURPOSE: A method for manufacturing a capacitor of a semiconductor IC is provided to improve a characteristic of a capacitor by forming a spacer at an inner sidewall of a via-hole. CONSTITUTION: The first wiring line(202b) and a lower electrode(202a) are formed on a predetermined portion of an insulating substrate(200). An interlayer dielectric(204) is formed on the insulating substrate(200) including the first wiring line(202b) and the lower electrode(202a). The first via-hole is formed by etching selectively the interlayer dielectric(204). A wet-etching process is performed. A spacer(206) is formed at both inner sidewalls of the first via-hole. A dielectric layer(208) is formed on the whole surface. The second via-hole is formed by etching the dielectric layer(208) and the interlayer dielectric(204) and a surface of the first wiring line(202b) is exposed partially thereby. Conductive plugs(210a,210b) are formed within the first and the second via-holes. The second wiring line(212b) and a conductive layer pattern(212a) are formed by forming and etching the second conductive layer on the dielectric layer(208) including the conductive plug(210a,210b).

Abstract translation: 目的：提供一种用于制造半导体IC的电容器的方法，用于通过在通孔的内侧壁形成间隔物来改善电容器的特性。 构成：第一布线（202b）和下电极（202a）形成在绝缘基板（200）的预定部分上。 在包括第一布线（202b）和下电极（202a）的绝缘基板（200）上形成层间电介质（204）。 通过选择性地蚀刻层间电介质（204）来形成第一通孔。 执行湿法蚀刻工艺。 间隔件（206）形成在第一通孔的两个内侧壁处。 在整个表面上形成介电层（208）。 通过蚀刻介电层（208）和层间电介质（204）形成第二通孔，并且部分地露出第一布线（202b）的表面。 导电插头（210a，210b）形成在第一通孔和第二通孔内。 通过在包括导电插塞（210a，210b）的电介质层（208）上形成和蚀刻第二导电层来形成第二布线（212b）和导电层图案（212a）。

公开(公告)号：KR100294046B1

公开(公告)日：2001-07-12

申请号：KR1019980030142

申请日：1998-07-27

Applicant: 삼성전자주식회사

Inventor： 김동우

IPC: H04B5/04

Abstract: 본 발명은 무선호출기에 관한 것으로, 특히 무선호출기에 미수신 메시지가 있을 경우에 이를 사용자에게 알려주는 방법에 관한 것이다. 이를 위하여 본 발명은 무선호출기의 미수신 메시지 발생시 이를 사용자에게 알리는 방법에 있어서, 상기 미수신 메시지 발생에 따른 미수신 메시지 알람을 설정하는 과정과, 상기 무선호출기에 미수신 메시지의 발생시 설정한 상기 미수신 메시지 알람을 발생시키는 과정과, 미수신 메시지 아이콘을 디스플레이 하는 과정과, 사용자의 미수신 메시지 확인키가 입력되면 상기 미수신 메시지 알람 발생과 미수신 메시지 아이콘 디스플레이를 중지시키는 과정으로 이루어짐을 특징으로 한다.

公开(公告)号：KR1019990056076A

公开(公告)日：1999-07-15

申请号：KR1019970076054

申请日：1997-12-29

Applicant: 삼성전자주식회사

Inventor： 김동우

IPC: H04B5/04

Abstract: 무선호출수신기에서 수신 메시지를 화면에 표시하는 기간을 사용자가 임의로 선택할 수 있도록 하는 장치 및 방법에 관한 것이다.
본 방법은 소정의 메시지를 수신하면 그 수신 메시지를 제1기간동안 화면에 표시하는 무선호출수신기의 수신 메시지 화면 표시 기간 조정 방법에 있어서, 소정의 메시지를 수신하여 그 수신 메시지를 화면에 표시하면서 화면 일시 정지키의 입력 유·무를 체크하는 제1과정과, 상기 화면 일시 정지키의 입력이 감지되면 현재 화면 표시 상태를 그대로 유지할 제2기간을 설정하는 제2과정과, 상기 제2기간의 설정이 감지되면 타이머를 구동한 다음, 상기 설정된 기간이 경과되는지 여부를 체크하는 제3과정과, 상기 설정된 기간이 경과되면 상기 화면 표시 상태를 주화면 표시 상태로 바꾸는 제4과정으로 이루어짐을 특징으로 한다.

公开(公告)号：KR1019990052264A

公开(公告)日：1999-07-05

申请号：KR1019970071721

申请日：1997-12-22

Applicant: 삼성전자주식회사

Inventor： 이혜령 ,  김동우

IPC: H01L23/31

Abstract: 본 발명에 의한 다층 패드를 구비한 반도체 소자 제조방법은, 반도체 기판 상의 소정 부분에 하부 도전성 패드를 형성하는 단계와, 상기 하부 도전성 패드를 포함한 상기 기판 상에 층간 절연막을 형성하는 단계와, 상기 층간 절연막 내에, 임의개의 비어 홀로 구성된 비어 홀 조합군을 복수개 형성하는 단계와, 상기 비어 홀 내부에 도전성 플러그를 형성하는 단계 및, 상기 비아 홀 조합군과 일대일 연결되도록, 상기 층간 절연막 상에 모자이크 형상의 상부 도전성 패드를 형성하는 단계로 이루어져, 와이어 본딩시나 또는 제품의 특성 테스트를 위한 프로빙시 도전성 패드에 미케니컬 스트레스(mechanicalstress)가 가해지더라도 이를 모자이크 형상의 상부 도전성 패드를 이용하여 분산 및 완화시킬 수 있게 되므로, 층간 절연막의 크랙 발생을 최소화할 수 � �게 된다.

公开(公告)号：KR1019990036598A

公开(公告)日：1999-05-25

申请号：KR1019980033085

申请日：1998-08-14

Applicant: 삼성전자주식회사

Inventor： 김동우 ,  이혜령 ,  유선일

IPC: H01L27/12

Abstract: 커패시터의 특성을 향상시키고, 비트 레졸루션(bit resolution)을 증가시켜 고정밀(high accuracy) 아날로그 소자를 구현할 수 있도록 한 반도체 집적회로(로직 회로나 아날로그 회로)의 커패시터 및 그 제조방법이 개시된다. 이를 위하여 본 발명에서는 절연기판 상의 소정 부분에는 도전성막 재질의 하부전극이 형성되고, 하부전극을 포함한 절연기판 상에는 하부전극의 표면이 소정 부분 노출되도록 비어 홀이 구비된 층간 절연막이 형성되며, 비어 홀의 내부와 층간 절연막 상에는 유전막이 형성되고, 비어 홀을 포함한 상기 유전막 상의 소정 부분에는 "도전성 플러그/도전성막 패턴"의 적층 구조를 갖는 상부전극이 형성된 구조의 커패시터 및 그 제조방법이 제공된다.

公开(公告)号：KR1019980036016A

公开(公告)日：1998-08-05

申请号：KR1019960054486

申请日：1996-11-15

Applicant: 삼성전자주식회사

Inventor： 윤종식 ,  김동우

IPC: H01L21/28

Abstract: 본 발명은 배선 형성을 위한 도전층사이에서 전기적 접촉을 원할하게 하기 위한 호울 필링방법에 관한 것으로, 본 발명의 목적은 공정을 단순화시킬 수 있는 호울필링방법을 제공함에 있다. 이러한 목적을 달성하기 위한 기술적 사상에 따르면, 다층배선을 위한 호울 필링방법은 하부층상에 절연층을 형성하는 과정과, 소정폭의 개구부를 가지는 마스크를 이용하여 상기 하부층이 드러날때까지 식각하여 콘택호울을 형성하는 과정과, 상기 결과물 전면에 제1도전물질을 화학기상증착방식으로 도포하는 과정과, 상기 도포된 제1도전물질상에 합금물질을 물리적기상증착방식으로 도포하는 과정과, 상기 제1도전물질과 합금물질을 고온으로 를로우시키는 과정으로 이루어짐을 특징으로 한다.