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公开(公告)号：KR101491829B1
公开(公告)日：2015-02-12
申请号：KR1020080080059
申请日：2008-08-14
Applicant: 삼성전자주식회사
CPC classification number: G11C16/26 , G11C16/0483 , G11C16/3418 , G11C16/3427
Abstract: 본 발명은 메모리 장치에 관한 것으로, 좀 더 구체적으로는 읽기 디스터번스로 인한 에러를 방지하는 메모리 장치에 관한 것이다. 본 발명에 따른 플래시 메모리 장치는 제 1 및 제 2 셀 스트링을 포함하는 메모리 셀 어레이; 및 상기 제 1 및 제 2 셀 스트링을 교차적으로 독출하도록 제어하는 컨트롤 로직을 포함하되, 상기 제 1 셀 스트링에 선택된 워드라인의 메모리 셀이 독출되는 동안, 상기 제 2 셀 스트링의 공통 소오스 라인에는 소정 전압이 인가된다.
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公开(公告)号：KR1020150015578A
公开(公告)日：2015-02-11
申请号：KR1020130090280
申请日：2013-07-30
Applicant: 삼성전자주식회사
CPC classification number: G11C16/3459 , G11C16/0483 , G11C16/10 , G11C16/26
Abstract: 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 프로그램 방법은, 선택된 스트링 선택 트랜지스터에 의해 턴온되는 선택 스트링의 선택된 메모리 셀들을 프로그램하는 단계 및 상기 메모리 셀들의 프로그램 패스 여부를 검증하는 단계를 포함하는 프로그램 루프를 적어도 1회 실행하고, 상기 검증하는 단계에서 상기 선택 스트링과 동일한 비트 라인을 통하여 연결된 비선택 스트링들의 스트링 선택 라인 트랜지스터들을 턴온하는 구간에, 상기 선택 스트링의 상기 선택된 메모리 셀에 연결된 선택 워드 라인에 음의 카운터 전압이 적어도 1회 인가된다. 본 발명은 전하 저장층 내의 전자를 에너지적으로 빨리 안정화시킬 수 있어, 프로그램 및 검증 동작의 신뢰성을 향상시킬 수 있다.
Abstract translation: 根据本发明的实施例，非易失性存储器件编程方法多次执行程序循环。 程序循环包括以下步骤：将选择的存储器单元编程在由所选择的串选择晶体管导通的选择串中; 以及验证存储器单元的程序是否可通过。 在验证步骤中，在通过相同的连接到所选择的串的未选择的串的串选择线晶体管的时段中，将负的对电压多次施加到连接到选择串的选定存储单元的选定字线 位线打开。 本发明可以快速稳定电荷存储层中的电极，并提高程序的可靠性并验证操作。
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公开(公告)号：KR101478149B1
公开(公告)日：2015-01-05
申请号：KR1020080102536
申请日：2008-10-20
Applicant: 삼성전자주식회사
CPC classification number: G11C16/10 , G11C16/0483 , G11C16/24 , G11C16/3427 , H01L27/11521 , H01L27/11524
Abstract: 본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 더미 트랜지스터를 갖는 플래시 메모리 장치에 관한 것이다.
본 발명에 따른 플래시 메모리 장치는 제 1 및 제 2 더미 트랜지스터를 통해 비트 라인에 연결된 제 1 메모리 셀 스트링; 및 제 3 및 제 4 더미 트랜지스터를 통해 상기 비트 라인에 연결된 제 2 메모리 셀 스트링을 포함하되, 상기 제 1 및 제 3 더미 트랜지스터는 제 1 더미 워드 라인에 연결되고, 상기 제 2 및 제 4 더미 트랜지스터는 제 2 더미 워드 라인에 연결되며, 상기 제 1 및 제 3 더미 트랜지스터의 문턱 전압은 서로 다르게 설정되고, 상기 제 2 및 제 4 더미 트랜지스터의 문턱 전압은 서로 다르게 설정된다.
본 발명에 따른 플래시 메모리 장치는 공통 비트 라인 구조의 메모리 셀 스트링을 선택하기 위해 더미 트랜지스터를 사용한다. 따라서 스트링 선택 트랜지스터를 배치하기 위한 영역이 요구되지 않는다. 본 발명에 따르면 플래시 메모리 장치의 집적도가 향상되고, 제조 비용이 감소한다.-
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公开(公告)号：KR101468098B1
公开(公告)日：2014-12-04
申请号：KR1020080059081
申请日：2008-06-23
Applicant: 삼성전자주식회사
CPC classification number: G11C16/0483 , G11C16/16
Abstract: 본발명의실시예에따른플래시메모리장치는복수의메모리셀들과연결된제 1 선택트랜지스터그리고소거동작시에, 상기제 1 선택트랜지스터를바이어싱하여상기제 1 선택트랜지스터가프로그램되는것을방지하는소거제어기를포함하는것을특징으로한다.
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Patent Agency Ranking
公开(公告)号：KR101468097B1
公开(公告)日：2014-12-04
申请号：KR1020080091695
申请日：2008-09-18
Applicant: 삼성전자주식회사
CPC classification number: G11C16/12 , G11C16/0483
Abstract: 본발명은플래시메모리장치에관한것이다. 본발명에따른메모리장치는프로그램전압, 패스전압및 로컬전압을생성하는고전압발생기; 및프로그램동작동안, 상기프로그램전압을단계적으로증가하도록제어하는제어로직을포함하되, 상기제어로직은상기증가된프로그램전압에응답하여상기패스전압및 상기로컬전압을제어한다. 상기프로그램전압은증가형스텝펄스전압(ISPP)으로제공되고, 상기패스전압은상기증가된프로그램전압에응답하여단계적으로증가되며, 상기로컬전압은상기증가된프로그램전압에응답하여단계적으로감소된다. 따라서, 본발명에따른메모리장치는패스전압원도우를개선한다.
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公开(公告)号：KR101448169B1
公开(公告)日：2014-10-13
申请号：KR1020080000206
申请日：2008-01-02
Applicant: 삼성전자주식회사
IPC: H01L27/04 , H01L27/115 , H01L27/108
CPC classification number: G11C16/0483 , G11C5/02 , G11C5/025 , G11C8/14 , G11C8/18 , H01L21/8221 , H01L27/115 , H01L27/11521 , H01L27/11524 , H01L27/11551
Abstract: 본 발명에 따른 3차원 메모리 장치는: 제 1 층에 형성된 제 1 매트 및 상기 제 1 층 위에 배치된 제 2 층에 형성된 제 3 매트를 갖고, 상기 제 1 및 제 3 매트들은 서로 비트라인들을 공유하는 제 1 플레인; 및 상기 제 1 층에 형성된 제 2 매트 및 상기 제 2 층에 형성된 제 4 매트를 갖고, 상기 제 2 및 제 4 매트들은 서로 비트라인들을 공유하는 제 2 플레인을 포함하되, 각 매트들은 복수의 블록들을 포함하고, 상기 제 1 플레인의 어느 하나의 블록 및 상기 제 2 플레인의 어느 하나의 블록에 대하여 동시에 동작이 수행되는 것을 특징으로 한다.
멀티-플레인, 3차원 메모리-
公开(公告)号：KR1020140095656A
公开(公告)日：2014-08-04
申请号：KR1020130008114
申请日：2013-01-24
Applicant: 삼성전자주식회사
CPC classification number: G11C16/26 , G11C7/1069 , G11C2216/14
Abstract: A data reading method of a non-volatile memory device according to the present invention comprises a step for receiving a power supply signal; a step for reading first main data and second main data according to the power supply signal; a step for reading first dummy data and second dummy data when either the first main data or the second main data is not read; a step for reading the first dummy data and the second main data when either the first dummy data or the second dummy data is not read; a step for reading the first main data and the second dummy data when either the first dummy data or the second main data is not read; and a step for storing the first main data and the second dummy data in a buffer of the non-volatile memory device when the first main data and the second dummy data are read. The first main data and the first dummy data are stored in a first mat of the non-volatile memory device. The second main data and the second dummy data are stored in a second mat of the non-volatile memory device. The non-volatile memory device according to the present invention comprises the first mat which stores the first main data and the second dummy data; a second mat which stores the second main data and the second dummy data; control logic which reads data from the first mat and the second mat by using an unpaired read method; and the buffer which stores the data read by the control logic. The contents of the first main data are the same as the contents of the first dummy data. The contents of the second main data are the same as the contents of the second dummy data.
Abstract translation: 根据本发明的非易失性存储器件的数据读取方法包括用于接收电源信号的步骤; 根据电源信号读取第一主数据和第二主数据的步骤; 当未读取第一主数据或第二主数据时，读取第一伪数据和第二伪数据的步骤; 当未读取第一伪数据或第二伪数据时，读取第一伪数据和第二主数据的步骤; 当未读取第一伪数据或第二主数据时，读取第一主数据和第二伪数据的步骤; 以及当读取第一主数据和第二伪数据时，将第一主数据和第二伪数据存储在非易失性存储器件的缓冲器中的步骤。 第一主数据和第一伪数据被存储在非易失性存储器件的第一垫中。 第二主数据和第二伪数据被存储在非易失性存储器件的第二垫中。 根据本发明的非易失性存储器件包括存储第一主数据和第二伪数据的第一垫; 第二垫，其存储所述第二主数据和所述第二伪数据; 控制逻辑，其通过使用不成对的读取方法从第一垫和第二垫读取数据; 以及存储由控制逻辑读取的数据的缓冲器。 第一主数据的内容与第一伪数据的内容相同。 第二主数据的内容与第二伪数据的内容相同。
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公开(公告)号：KR1020130005505A
公开(公告)日：2013-01-16
申请号：KR1020110066943
申请日：2011-07-06
Applicant: 삼성전자주식회사
CPC classification number: G11C16/0433 , G11C16/0483 , G11C16/10 , G11C16/30
Abstract: PURPOSE: A nonvolatile memory device for providing a negative voltage is provided to reduce the area of a layout by including a pre-decoder which performs a negative level shifting. CONSTITUTION: A nonvolatile memory device(100) includes memory blocks, a row decoder(109), and a pre-decoder(110). The row decoder selects one of the memory blocks in response to pre-decoding signals. The pre-decoder generates pre-decoding signals by decoding an address and includes negative level shifters. The negative level shifters correspond to pre-decoding signals and convert a decoding signal of a ground voltage to a pre-decoding signal of a negative voltage.
Abstract translation: 目的：提供用于提供负电压的非易失性存储器件，用于通过包括执行负电平转换的预解码器来减小布局的面积。 构成：非易失性存储装置（100）包括存储块，行解码器（109）和预解码器（110）。 行解码器响应于预解码信号选择一个存储器块。 预解码器通过解码地址并且包括负电平移位器来产生预解码信号。 负电平移位器对应于预解码信号，并将接地电压的解码信号转换为负电压的预解码信号。
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公开(公告)号：KR1020120103274A
公开(公告)日：2012-09-19
申请号：KR1020110021434
申请日：2011-03-10
Applicant: 삼성전자주식회사
CPC classification number: G11C16/0483 , G06F11/073 , G06F11/076 , G11C11/5642 , G11C16/26 , G11C2211/5642 , G06F12/0246 , G11C16/10
Abstract: PURPOSE: A nonvolatile memory device and a reading method thereof are provided to improve reliability by reducing the number of error bits due to reading errors. CONSTITUTION: A memory cell array(1100) includes memory cells which are arranged in rows and columns. A page buffer circuit(1400) reads data from the memory cell array. A control logic and input-output interface block(1300) includes a normal read scheduler(1310) which controls a normal read operation and a data recover read scheduler(1320) which controls a data recover read operation and controls the page buffer circuit when a read operation is requested. The normal read scheduler or data recover read scheduler is selected according to selection information from the outside.
Abstract translation: 目的：提供一种非易失性存储器件及其读取方法，通过减少由读取误差引起的误码位数来提高可靠性。 构成：存储单元阵列（1100）包括排列成行和列的存储单元。 页面缓冲电路（1400）从存储单元阵列读取数据。 控制逻辑和输入 - 输出接口块（1300）包括控制正常读取操作的正常读取调度器（1310）和控制数据恢复读取操作的数据恢复读取调度器（1320），并且当一个 请求读取操作。 根据来自外部的选择信息来选择正常读调度器或数据恢复读调度器。
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