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公开(公告)号：KR1020100081403A
公开(公告)日：2010-07-15
申请号：KR1020090000630
申请日：2009-01-06
Applicant: 삼성전자주식회사
CPC classification number: G11C5/063 , G11C7/18 , G11C16/04 , H01L27/11573
Abstract: PURPOSE: A memory device and a memory system including of the same are provided to connect a bit line and a page buffer unit through a sub-line by forming the sub-line at a connection part between the cell array and the page buffer unit. CONSTITUTION: A memory device(100) comprises a memory cell connected to a bit line, page buffer units(131,133), and a connection unit. The connection unit is located between the memory cell and the page buffer. The connection unit connected to a bit line comprises a sub-line connecting the memory cell and page buffer unit. The memory device comprises first contacts which are formed between the memory cell and the bit line and also includes second contacts(51-56) which are formed between the bit line and the subs line.
Abstract translation: 目的：提供一种存储器件及其存储系统，用于通过在单元阵列和页缓冲器单元之间的连接部分形成子线，通过子线连接位线和页缓冲单元。 构成：存储装置（100）包括连接到位线的存储单元，页缓冲器单元（131,133）和连接单元。 连接单元位于存储单元和页面缓冲区之间。 连接到位线的连接单元包括连接存储单元和页面缓冲单元的子线。 存储器件包括形成在存储器单元和位线之间的第一触点，并且还包括形成在位线和次级线之间的第二触点（51-56）。
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公开(公告)号：KR1020160069584A
公开(公告)日：2016-06-17
申请号：KR1020140175045
申请日：2014-12-08
Applicant: 삼성전자주식회사
CPC classification number: G11C16/08 , G11C5/025 , G11C8/10 , G11C8/12 , G11C16/0466 , G11C16/0483 , G11C16/10 , G11C16/26 , H01L27/1157 , H01L27/11573 , H01L27/11582 , G11C16/06 , G11C7/10 , G11C16/04 , G11C16/30
Abstract: 본발명에따른불 휘발성메모리장치는반도체층 상에형성되며, 상기반도체층과수직한제 1 방향으로형성되는제 1 셀스트링들을포함하는제 1 플래인; 상기반도체층 상에형성되며, 상기제 1 방향으로형성되는제 2 셀스트링들을포함하는제 2 플래인; 상기제 1 플래인에제 1 동작전압들을제공하는제 1 어드레스디코더; 상기제 2 플래인에제 2 동작전압들을제공하는제 2 어드레스디코더; 기판과상기제 1 플래인사이에형성되며, 상기제 1 어드레스디코더를제어하는제 1 주변회로; 그리고상기기판과상기제 2 플래인사이에형성되며, 상기제 2 어드레스디코더를제어하는제 2 주변회로를포함하되, 상기제 1 주변회로와상기제 2 주변회로는상기반도체층 하부에형성되는주변도전층을통하여연결된다.
Abstract translation: 本发明涉及包括多个平面的非易失性存储器件。 根据本发明的非易失性存储器件包括：形成在半导体层上的第一平面，包括沿与半导体层垂直的第一方向形成的第一电池串; 形成在所述半导体层上并包括沿所述第一方向形成的第二电池串的第二平面; 第一地址解码器，用于为第一平面提供第一操作电压; 第二地址解码器，用于为第二平面提供第二操作电压; 第一外围电路，形成在基板和第一平面之间，用于控制第一地址解码器; 以及形成在所述基板和所述第二平面之间的用于控制所述第二地址解码器的第二外围电路，其中所述第一外围电路和所述第二外围电路通过形成在所述半导体层的下部的外围导电层连接。
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公开(公告)号：KR101493873B1
公开(公告)日：2015-02-16
申请号：KR1020080128615
申请日：2008-12-17
Applicant: 삼성전자주식회사
CPC classification number: G11C16/0483 , G11C16/26
Abstract: 멀티-레벨 셀 플래시 메모리 장치 및 이의 독출 방법이 개시된다. 본 발명의 실시예에 따른 멀티-레벨 셀 플래시 메모리 장치에서의 데이터 독출 방법은 상기 플래시 메모리 장치의 메모리 셀들에 프로그램된 데이터의 LSB(Least Significant bit)를 독출하는 단계; 및 상기 플래시 메모리 장치의 메모리 셀들에 프로그램된 데이터의 MSB(Most Significant bit)를 독출하는 단계를 구비한다. 이때, 상기 LSB를 독출하는 단계 및 상기 MSB를 독출하는 단계는 각각, 상기 플래시 메모리 장치의 페이지들 중 대응되는 페이지에 속하는 메모리 셀들에 프로그램된 데이터의 MSB가 프로그램되었는지를 나타내는 MSB 플래그를 포함하여, 상기 플래시 메모리 장치의 복수의 제 1 비트 라인들에 대한 제 1 독출을 수행하는 단계; 및 상기 MSB 플래그를 이용하여 타겟 전압을 설정하고, 상기 타겟 전압을 상기 플래시 메모리 장치의 복수의 제 2 비트 라인들에 인가하여 제 2 독출을 수행하는 단계를 구비한다.
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公开(公告)号：KR101271174B1
公开(公告)日：2013-06-04
申请号：KR1020070078203
申请日：2007-08-03
Applicant: 삼성전자주식회사
CPC classification number: G11C16/0483 , H01L27/11519
Abstract: 비트라인의 레이아웃을 개선한 플래시 메모리 장치 및 그 레이아웃 방법이 개시된다. 상기 플래시 메모리 장치의 일실시예에 따르면, 더블 패터닝 방식(Double Patterning Technology, DPT)에 기반하여 비트라인이 배치되며, 데이터를 저장하기 위한 메모리 셀을 구비하는 셀 스트링에 각각 연결되는 하나 이상의 메인 비트라인들, 상기 메인 비트라인들과 나란하게 배치되는 하나 이상의 더미 비트라인들 및 상기 비트라인들과 서로 다른 층에 배치되며, 공통 소스 전압을 전달하기 위한 공통 소스 라인(common source line)을 구비하고, 상기 더미 비트라인들은, 제1 전압을 전달하기 위한 제1 더미 비트라인과 제2 전압을 전달하기 위한 제2 더미 비트라인을 구비하는 것을 특징으로 한다.
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公开(公告)号：KR1020100070026A
公开(公告)日：2010-06-25
申请号：KR1020080128615
申请日：2008-12-17
Applicant: 삼성전자주식회사
CPC classification number: G11C16/0483 , G11C16/26
Abstract: PURPOSE: A multi-level cell flash memory device and a reading method thereof are provided to reduce a time required for a program by executing the program of all bit lines at the same time. CONSTITUTION: A row decoder(110) selects one of memory blocks in response to an address received from an input-output part(140). A row decoder(150) is controlled by a controller and activates the rows of a selected memory block. A column decoder and sensing unit(130) transmits the data stored in a page buffer to an input-output unit or controller in response to the address supplied to the input-output unit. A LSB [least significant bit] of programmed data in the memory cells of the flash memory device is read out. The MSB [most significant bit] of programmed data in the memory cells of the flash memory device is read out.
Abstract translation: 目的：提供多级单元闪存器件及其读取方法，以通过同时执行所有位线的程序来减少程序所需的时间。 构成：行解码器（110）响应于从输入 - 输出部分（140）接收的地址，选择一个存储器块。 行解码器（150）由控制器控制并激活所选存储块的行。 列解码器和感测单元（130）响应于提供给输入 - 输出单元的地址，将存储在页缓冲器中的数据发送到输入 - 输出单元或控制器。 闪速存储器件的存储器单元中的编程数据的LSB [最低有效位]被读出。 闪速存储器件的存储器单元中的编程数据的MSB [最高有效位]被读出。
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Patent Agency Ranking
公开(公告)号：KR100660537B1
公开(公告)日：2006-12-22
申请号：KR1020040113191
申请日：2004-12-27
Applicant: 삼성전자주식회사
Inventor： 곽판석
IPC: G11C16/00
Abstract: 여기에 개시된 락 아웃 장치는, 반도체 집적회로 장치의 복수 개의 위치에서 검출된 동작전압 강하 결과에 응답해서 칩의 락 아웃 여부를 결정한다. 그 결과, 불필요한 락 아웃의 수행이 방지되어, 반도체 메모리 장치의 프로그램 또는 소거 기능이 안정되게 수행될 수 있다.
Abstract translation: 在此公开的锁定装置响应于在半导体集成电路装置的多个位置处检测到的操作电压降的结果来确定芯片是否被锁定。 结果，防止了不必要的锁定，并且可以稳定地执行半导体存储器件的编程或擦除功能。
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公开(公告)号：KR1020080081653A
公开(公告)日：2008-09-10
申请号：KR1020070021960
申请日：2007-03-06
Applicant: 삼성전자주식회사
IPC: H01L21/027
CPC classification number: H01L21/28132 , H01L21/4846 , H01L27/11531 , H01L2924/0002
Abstract: A method for forming a fine pattern of a semiconductor device is provided to embody a lay out in which arrays are repeated, by forming a second line pattern made of an independent individual line pattern without using a trimming process and by inserting a dummy pattern. A first pattern of a feature size is formed on a substrate, made of a plurality of first line patterns that have an arbitrary pitch and are repeatedly formed in a first direction. A second pattern made of a plurality of second line patterns repeatedly formed in the first direction between two adjacent first line patterns among the first line patterns is formed to obtain a fine pattern of a half pitch. The first line pattern is disconnected in a second direction vertical to the first direction, and the second line patterns positioned at both sides of the disconnected first line pattern are interconnected in the first direction. A jog pattern(14b) having an end part in the first direction is formed at one side of the first line pattern adjacent to the interconnected second line pattern so that the second line pattern is disconnected in the second direction. The fine pattern can be a line and space pattern.
Abstract translation: 提供一种用于形成半导体器件的精细图案的方法，以通过形成由独立的单独线条图案制成的第二线条图案而不使用修剪工艺并插入虚拟图案来体现重复阵列的布局。 特征尺寸的第一图案形成在由具有任意间距并在第一方向上重复形成的多个第一线图案的基板上。 形成由第一线图案中的两个相邻的第一线图案之间沿第一方向重复形成的多个第二线图案的第二图案，以获得半间距的精细图案。 第一线图案在与第一方向垂直的第二方向上断开，并且位于不连接的第一线图案的两侧的第二线图案在第一方向上互连。 在第一线图案的与互连的第二线图案相邻的一侧形成有在第一方向上具有端部的点动图案（14b），使得第二线图案沿第二方向断开。 精细图案可以是线和空格。
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公开(公告)号：KR1020080026388A
公开(公告)日：2008-03-25
申请号：KR1020060091346
申请日：2006-09-20
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L27/11531 , H01L27/11526 , H01L21/31144 , H01L27/2463
Abstract: A flash memory device using double patterning technology and a method thereof are provided to ensure a distance between patterns by implementing macro patterns using the double patterning technology. A flash memory device includes a string selection line(SSL), a ground selection line(GSL), and a string(100a) having odd numbered word lines(WL1-WL33). The odd numbered word lines are formed between the string and ground selection lines. The width of the word lines wider than a distance between the word lines is formed. One of the word lines is not utilized to store information. The word line not utilized to store the information is formed adjacent to the ground selection line.
Abstract translation: 提供使用双重图案化技术的闪存器件及其方法，以通过使用双重图案化技术实现宏图案来确保图案之间的距离。 闪速存储装置包括具有奇数编号字线（WL1-WL33）的串选择线（SSL），地选择线（GSL）和串（100a）。 在弦和地选择线之间形成奇数字线。 形成宽于字线之间的距离的字线的宽度。 其中一条字线不用于存储信息。 不用于存储信息的字线形成在接地选择线附近。
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公开(公告)号：KR100729365B1
公开(公告)日：2007-06-15
申请号：KR1020060045275
申请日：2006-05-19
Applicant: 삼성전자주식회사
Abstract: A flash memory device capable of preventing a read fail due to dummy strings is provided to prevent a memory cell of a dummy string from being programmed, by maintaining a floating state of a channel of the dummy string, when a selected memory cell of a normal string is programmed. At least one memory block includes first NAND strings and second NAND strings. The second NAND strings are arranged between adjacent first NAND strings, and first bit lines are connected to the first NAND strings respectively. A second bit line corresponds to the second NAND string. A common source line(CSL) is electrically connected to the first and the second NAND strings. A strapping line is electrically connected to the common source line through the second bit line. The second bit line comprises a first bit line segment electrically connected to the common source line through a first contact, a second bit line segment electrically connected to the second NAND string through a second contact, and a third bit line segment electrically separated from the first and the second bit line segment and arranged between the first contact and the second contact.
Abstract translation: 提供一种能够防止由虚拟串引起的读取失败的闪存器件，以通过维持虚拟串的沟道的浮置状态来防止虚拟串的存储器单元被编程，当正常选择的存储器单元 字符串被编程。 至少一个存储器块包括第一NAND串和第二NAND串。 第二NAND串排列在相邻的第一NAND串之间，并且第一位线分别连接到第一NAND串。 第二位线对应于第二NAND串。 公共源极线（CSL）电连接到第一和第二NAND串。 捆扎线通过第二位线电连接到公共源极线。 第二位线包括通过第一触点电连接到公共源极线的第一位线段，通过第二触点电连接到第二NAND串的第二位线段以及与第一位线段电分离的第三位线段 和第二位线段并且布置在第一触点和第二触点之间。
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