公开(公告)号：KR1020170088229A

公开(公告)日：2017-08-01

申请号：KR1020160008338

申请日：2016-01-22

Applicant: 삼성전자주식회사

Inventor： 이승훈 ,  강도연 ,  박성배 ,  이주연 ,  최정환

IPC: G06F3/048 ,  G06F3/0481 ,  G06F3/0482 ,  G06F3/0484 ,  G06F3/0488 ,  H04M1/725

CPC classification number: G06F3/048 ,  G06F3/0481 ,  G06F3/0482 ,  G06F3/0484 ,  G06F3/0488 ,  H04M1/725

Abstract: 본발명은제1오브젝트를화면의가장자리로이동시켜손쉽게제2오브젝트로변경할수 있는사용자단말기및 그제어방법이제공된다. 본발명의사용자단말기는, 영상을처리할수 있는영상처리부와; 상기처리된영상을표시할수 있는디스플레이부와; 상기영상에포함된제1오브젝트를상기디스플레이부화면영역의가장자리로이동되도록하는사용자입력에기초하여상기제1오브젝트를상기디스플레이부화면영역의가장자리로이동시키며, 상기제1오브젝트를상기제1오브젝트보다작은크기의제2오브젝트로변경되어상기디스플레이부에표시되도록상기영상처리부를제어하는제어부를포함하는것을특징으로한다.

Abstract translation: 本发明提供一种能够容易地将第一物体移动到屏幕的边缘并将第二物体改变为第二物体的用户终端及其控制方法。 本发明的用户终端包括：能够处理图像的图像处理单元; 显示单元，能够显示处理后的图像; 基于用户输入将第一对象移动到显示屏幕区域的边缘以将包括在图像中的第一对象移动到显示屏幕区域的边缘， 以及控制单元，用于控制图像处理单元在显示单元上显示第二对象。

公开(公告)号：KR100912429B1

公开(公告)日：2009-08-14

申请号：KR1020060110617

申请日：2006-11-09

Applicant: 삼성전자주식회사

Inventor： 박기호 ,  박성배 ,  김신덕 ,  김정길 ,  이인직

IPC: H04N19/51

CPC classification number: H04N19/567 ,  H04N19/51 ,  H04N19/52 ,  H04N19/533 ,  H04N19/557

Abstract: 여기에 개시된 고속 움직임 추정을 위한 영상 검색 방법은, 예측된 움직임 벡터의 부호를 결정하는 단계, 상기 예측된 움직임 벡터를 이용하여 제 1 기준 프레임의 기울기와 상기 제 1 기준 프레임 이전의 기준 프레임인 제 2 기준 프레임의 기울기를 각각 계산하는 단계, 상기 결정된 움직임 벡터의 부호와 상기 계산된 기울기들의 크기에 응답해서 비대칭 헥사곤 검색이 수행될 영역을 결정하는 단계, 상기 결정된 영역에 대해 상기 비대칭 헥사곤 검색을 수행하는 단계, 그리고 상기 비대칭 헥사곤 검색 결과와 소정의 문턱값을 비교하여 상기 비대칭 헥사곤 검색을 종료할지 여부를 판별하는 단계를 포함한다.
H.264, 움직임 추정, SAD, 비대칭 헥사곤 패턴

公开(公告)号：KR100486259B1

公开(公告)日：2005-05-03

申请号：KR1020020054258

申请日：2002-09-09

Applicant: 삼성전자주식회사

Inventor： 박성배

IPC: G06F12/08

CPC classification number: G06F9/3802 ,  G06F9/3861 ,  G06F12/0848

Abstract: 프로세서의 동작 속도를 향상시키는 캐쉬 구조를 가지는 프로세서 및 캐쉬 관리 방법이 개시된다. 본 발명의 프로세서는 캐쉬 메모리 및 명령어 레지스터를 구비한다. 캐쉬 메모리는 소정의 노말 프로그램 실행을 위한 명령어를 저장하는 노말 프로그램용 캐쉬와 소정의 예외적인 프로그램 실행을 위한 명령어를 저장하는 예외적인 프로그램용 캐쉬로 나누어진다. 명령어 레지스터는 캐쉬 메모리에서 명령어를 페치하여 저장한다. 본 발명의 캐쉬 관리 방법은 (a) 캐쉬 메모리를 노말 프로그램용 캐쉬와 예외적인 프로그램용 캐쉬로 나누는 단계; (b) 노말 프로그램 실행을 위한 명령어 및/또는 데이터는 노말 프로그램용 캐쉬에, 예외적인 프로그램 실행을 위한 명령어 및/또는 데이터는 예외적인 프로그램용 캐쉬에 저장하는 단계; 및 (c) 프로세서가 노말 프로그램을 실행중인지 예외적인 프로그램을 실행중인지 판단하여, 노말 프로그램용 캐쉬와 예외적인 프로그램용 캐쉬 중 어느 하나에서 명령어를 페치하여 명령어 레지스터에 입력하는 단계를 구비한다. 본 발명에 의하면, 노말 프로그램 실행과 예외적인 프로그램 실행과의 전환시 소요되는 시간을 줄일 수 있다. 따라서, 프로세서의 동작 속도 및 예외적인 상황에 대한 응답 속도가 향상될 수 있다.

公开(公告)号：KR100393221B1

公开(公告)日：2003-07-31

申请号：KR1020010019943

申请日：2001-04-13

Applicant: 삼성전자주식회사

Inventor： 박성배 ,  김준 ,  김은한 ,  강희성 ,  김영욱

IPC: H01L29/78

Abstract: PURPOSE: A silicon-on-insulator(SOI) field-effect-transistor(FET) including a body contact for removing a floating body effect is provided to reduce an occupying area and to prevent an abnormal operation of a circuit caused by contact capacitance, by eliminating the need to additionally form an metal interconnection for supplying power source to a body. CONSTITUTION: A buried oxide layer(51) is formed on a semiconductor substrate(50). The body constituting an active region is formed on the buried oxide layer. A gate oxide layer(48) is formed on the body. A gate(46) is formed on the gate oxide layer. The body contact(442) supplies the power source to the body. A trench penetrates an isolation region(41) surrounding the body, the body and the buried oxide layer. A conductive supplement is filled in the trench to electrically connect the body with the semiconductor substrate.

Abstract translation: 目的：提供包括用于除去浮体效应的体触点的绝缘体上硅（SOI）场效应晶体管（FET），以减小占用面积并防止由接触电容引起的电路的异常操作， 通过消除附加地形成用于将电源供应到身体的金属互连的需要。 构成：埋入氧化物层（51）形成在半导体衬底（50）上。 构成有源区的主体形成在掩埋氧化物层上。 栅氧化层（48）形成在主体上。 栅极（46）形成在栅极氧化物层上。 身体接触（442）将电源提供给身体。 沟槽穿透围绕主体，主体和掩埋氧化物层的隔离区域（41）。 导电补充物填充在沟槽中以将本体与半导体衬底电连接。

公开(公告)号：KR100343288B1

公开(公告)日：2002-07-15

申请号：KR1020000049609

申请日：2000-08-25

Applicant: 삼성전자주식회사

Inventor： 김영욱 ,  김병선 ,  강희성 ,  고영건 ,  박성배

IPC: H01L29/78

Abstract: 에스오아이 집적회로 및 그 제조방법을 제공한다. 에스오아이 기판에 적어도 하나의 고립된 트랜지스터 활성영역 및 바디라인을 형성한다. 트랜지스터 활성영역 및 바디라인은 에스오아이 기판의 매립절연층과 접촉하는 소자분리막에 의해 둘러싸여진다. 트랜지스터 활성영역의 일 측벽의 일 부분은 바디라인까지 연장되어 바디 연장부를 구성한다. 따라서, 트랜지스터 활성영역은 바디 연장부를 통하여 바디라인과 전기적으로 연결된다. 바디 연장부 상에는 바디 절연층이 형성된다. 트랜지스터 활성영역 상부에는 트랜지스터 활성영역을 가로지르는 절연된 게이트 패턴이 형성되고, 게이트 패턴의 일 단은 바디 절연층과 중첩된다.

公开(公告)号：KR1020010094293A

公开(公告)日：2001-10-31

申请号：KR1020000017875

申请日：2000-04-06

Applicant: 삼성전자주식회사

Inventor： 박성배

IPC: G06F11/00

Abstract: PURPOSE: A method for managing a status of a processor is provided to reduce a load of a system by reducing the IPC(Interprocess Communication) sending/receiving number of two seconds period corresponding to a normal processor. CONSTITUTION: An OMP(operation and maintenance processor) performs an answer-back test per 6-seconds period to a normal status processor(101). In the answer-back test, a "NOK(Not OK) message is displayed when no reply is progressed in 1¯2 times, and the corresponding processor is decided as the abnormal status when no reply is progressed in more than 3 times. If a power fail is generated in a processor, a H/W alarm control processor for sensing a hardware alarm senses the power fail as a hardware alarm bus, and a processor down is reported by the OMP(102). Thus, the OMP processes the corresponding processor as the abnormal status. If a managing-objected processor is the abnormal status, the OMP performs an answer-back test per 2-second period(103). If the abnormal processor normally replies continuously at 3 times in the answer-back test per 2-second period after load or by other reason, the OMP processes the corresponding processor as the normal status(104). Thus, the answer-back test is performed per 6-second period to a normal processor, and the answer-back test is performed per 2-second period to an abnormal processor(105).

Abstract translation: 目的：提供一种用于管理处理器状态的方法，通过减少对应于普通处理器的两秒钟的IPC（进程间通信）发送/接收次数来减少系统的负载。 规定：OMP（操作和维护处理器）对于正常状态处理器（101）每六秒钟执行一次回答测试。 在回答测试中，当1〜2次不进行回复时，显示“NOK（Not OK）”消息，当超过3次没有回复时，对应的处理器被判定为异常状态 在处理器中产生电源故障，用于感测硬件警报的H / W报警控制处理器将电源故障检测为硬件警报总线，并且由OMP（102）报告处理器关闭，因此OMP处理 对应处理器作为异常状态，如果管理对象处理器处于异常状态，则OMP每2秒钟执行一次回应测试（103），如果异常处理器在回答中通常3次连续回复 由于OMP处理器处于正常状态（104），因此每6秒钟进行一次正常的处理器的回答测试， 每2秒钟执行一次反向测试到异常处理器（10 5）。

公开(公告)号：KR100281901B1

公开(公告)日：2001-02-15

申请号：KR1019980039440

申请日：1998-09-23

Applicant: 삼성전자주식회사

Inventor： 박성배

IPC: G06F9/30

Abstract: RISC 환경에서 CISC 명령어들을 실행하기 위한 시스템 및 방법이 공개된다.
맵퍼/인터페이스 회로는 x86 명령어 세트로부터 추출된 것일 수 있는 CISC 명령어들을 받아들이고, 그에 대응하는 RISC 명령어들로 번역한 다음, 실행을 위해 이들을 RISC 마이크로프로세서로 전달한다. 인터페이스 회로는 상기 RISC 마이크로프로세서와 별개의 것이며, 이에 따라 마이크로프로세서의 효율을 향상시키고 프로세서 및 하드웨어 개발을 단순화시키게 되는 오프-칩(Off-chip) 번역이 이루어진다. 명령어들은 CISC 명령어들 내에서의 경계들에 의해 정의되는 그룹단위로 번역될 수 있다. 하나의 명령어 그룹이 마이크로프로세서로 전달되어 실행되는 동안, 그와 동시에 다음 명령어 그룹이 번역된다. 본 발명의 회로가 표준형 x86 마더보드상의 표준형 x86 소켓에 꽂아질 수 있는 방식으로 본 발명의 플러그인 맵퍼/인터페이스 회로는 x86 프로세서와 플러그 호환성을 가진다. 표준형 상용 부품들이 호스트로 사용될 수 있기 때문에, 시스템 개발 및 생산에 상당한 비용 절감이 실현된다.

公开(公告)号：KR1020000076741A

公开(公告)日：2000-12-26

申请号：KR1020000009610

申请日：2000-02-26

Applicant: 삼성전자주식회사

Inventor： 박성배

IPC: G06F12/10

Abstract: PURPOSE: A device for preventing cache aliasing in writing operation using translation look ahead buffer prediction bit is provided so that a cache capability can be enhanced and an exact segment prediction is maintained by removing the possibility of aliasing in cache writing operation. CONSTITUTION: A device for preventing cache aliasing in writing operation using translation look ahead buffer prediction bit includes a CPU(20). The CPU(20) executes a command and processes data according to the implemented technology. Generally, the most effective unit exchanging data and commands between the CPU(20) and a memory(54) is to use an on-chip cache(24). When the CPU(20) reads a word from the first cache(24A), the CPU(20) generates a virtual address(VA), for example, VA£41:0|. The virtual address(VA) includes a page index, for example, VA£41:14| and an offset, for example, VA£13:0|. Here,£x:y| is a naming method for representing bit positions x and y at the data word or address word. The page index includes information on the physical address to be accessed. The offset represents a block(25A) of the first cache(24A) to be accessed.

Abstract translation: 目的：提供一种用于在使用翻译预读缓冲器预测位的写入操作中防止高速缓存混叠的装置，使得可以增强高速缓存能力并且通过消除高速缓存写入操作中的混叠的可能性来维持精确的段预测。 构成：使用翻译预读缓冲器预测位的用于防止写入操作中的高速缓存混叠的装置包括CPU（20）。 CPU（20）执行命令并根据所实施的技术处理数据。 通常，在CPU（20）和存储器（54）之间交换数据和命令的最有效的单元是使用片上缓存（24）。 当CPU（20）从第一高速缓存（24A）读取一个字时，CPU（20）生成虚拟地址（VA），例如VA£41：0 |。 虚拟地址（VA）包括页面索引，例如VA£41：14 | 和一个偏移量，例如VA£13：0 |。 在这里，£X：Y | 是用于表示数据字或地址字的位位置x和y的命名方法。 页面索引包括要访问的物理地址的信息。 该偏移表示要访问的第一高速缓存（24A）的块（25A）。

公开(公告)号：KR1020000051786A

公开(公告)日：2000-08-16

申请号：KR1019990002406

申请日：1999-01-26

Applicant: 삼성전자주식회사

Inventor： 박성배

IPC: G06F9/30

Abstract: PURPOSE: A microprocessor is provided to reduce a command transaction overhead between a CPU core and a main memory by preparing for cash memories according to commands so that it can enhance an efficiency of the cash memories. CONSTITUTION: A microprocessor comprises a command fetcher(40) including multiplexors(12,14,16) and a signal generator(18), cash memories(20,22,24), a 4th multiplexor(26), a decoding & mapping part(28), a decoder(30) and a data interface(32). The data interface(32) has functions of interfacing addresses and data accessed by a main memory and additional cash memories, and control signals accessed via a system control bus. The decoder(30) decodes the data output from a data interface(32), and transmits the decoded data to the cash memories(20,22,24). The command fetcher(40) selectively outputs one among addresses for external commands, one among addresses for normal commands and one among addresses for subroutine commands, as addresses(VA1,VA2,VA3), and transmits a selection signal(S) to the 4th multiplexor(26) in response to a control signal(C).

Abstract translation: 目的：提供微处理器，以通过根据命令准备现金存储器来减少CPU内核和主存储器之间的命令交易开销，从而可以提高现金存储器的效率。 构成：微处理器包括包括多路复用器（12,14,16）和信号发生器（18）的指令读取器（40），现金存储器（20,22,24），第四多路复用器（26），解码和映射部分 （28），解码器（30）和数据接口（32）。 数据接口（32）具有通过主存储器和附加现金存储器访问的地址和数据的接口以及经由系统控制总线访问的控制信号的功能。 解码器（30）解码从数据接口（32）输出的数据，并将解码的数据发送到现金存储器（20,22,24）。 命令提取器（40）在地址（VA1，VA2，VA3）中选择性地输出一个用于外部命令的地址之一，一个用于正常命令的地址和一个用于子程序命令的地址之一，并将选择信号（S）发送到第四 多路复用器（26）响应于控制信号（C）。

公开(公告)号：KR100184475B1

公开(公告)日：1999-05-15

申请号：KR1019950043979

申请日：1995-11-27

Applicant: 삼성전자주식회사

Inventor： 박성배

IPC: G06F12/08

Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
디지털 컴퓨터의 캐쉬메모리를 액세스하는 회로에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
TLB의 액세스시 힛/미스 판별시간을 최소화하고, 불필요한 명령어-TLB에 의한 전력 낭비를 없애며, 마이크로-TLB에서 페이지 크기에 따라 가변 처리가 가능하게 하는 회로를 제공함에 있다.
3. 발명의 해결방법의 요지
다음 명령어가 동일 페이지에 있을 경우 주 명령어-TLB를 액세스하지 않고 한 엔트리의 마이크로-TLB를 액세스하여 힛/미스를 가림으로써 힛/미스 판별시간을 최소화하고, 불필요한 명령어-TLB에 의한 전력 낭비를 없애며, 마이크로-TLB에서 페이지 크기에 따라 가변처리가 가능하도록 구성함을 특징으로 한다.
4. 발명의 중요한 용도
캐쉬메모리를 액세스하는 데 이용한다.