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公开(公告)号：KR1020000044407A
公开(公告)日：2000-07-15
申请号：KR1019980060904
申请日：1998-12-30
Applicant: 삼성전자주식회사
Inventor： 박종우
IPC: H02J7/00
Abstract: PURPOSE: An apparatus for indicating a battery contact failure state is provided to recognize a charging state of a rechargeable battery by detecting a contact failure state between a battery and charging terminals. CONSTITUTION: A comparator(110) compares a predetermined reference voltage with a voltage of a battery checked in a battery connector(120) and generates an output according to the comparison result. A controller(100) controls operations of cutting off and continuing the charging according to the comparison result of the comparator(110). A displayer(130) drives light-emitting devices corresponding according to the comparison result of the comparator(110). The controller(100) performs the overall control operations of a charger according to a stored program.
Abstract translation: 目的：提供一种用于指示电池接触故障状态的装置，以通过检测电池和充电端子之间的接触故障状态来识别可再充电电池的充电状态。 构成：比较器（110）将预定参考电压与在电池连接器（120）中检查的电池的电压进行比较，并根据比较结果产生输出。 控制器（100）根据比较器（110）的比较结果控制切断并继续充电的操作。 显示器（130）根据比较器（110）的比较结果驱动对应的发光器件。 控制器（100）根据存储的程序执行充电器的总体控制操作。
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公开(公告)号：KR100151012B1
公开(公告)日：1998-10-01
申请号：KR1019940032137
申请日：1994-11-30
Applicant: 삼성전자주식회사
IPC: H01L27/10
CPC classification number: H01L27/10844 , H01L27/10805 , H01L27/10808
Abstract: 매몰 비트라인 DRAM 셀 및 그 제조방법이 개시되어 있다. 소자분리를 위한 반도체 기판 내의 종방향 트랜치 내부에 매몰되어 형성된 비트라인, 상기 비트라인에 수직 방향으로 상기 기판 상에 형성된 게이트, 상기 게이트를 둘러싸도록 형성된 제1 절연층, 상기 게이트의 양쪽에 형성된 트랜지스터의 소오스 및 드레인, 상기 제1 절연층 사이에 형성되고, 상기 드레인과 상기 매몰된 비트라인을 접속하는 비트라인 콘택, 및 상기 제1 절연층 사이에 형성되고, 상기 소오스와 스토리지전극을 연결하기 위해 형성된 매몰콘택을 구비하는 것을 특징으로 하는 매몰 비트라인 DRAM 셀을 제공한다. 상기 구조에 의하면, 종래 BBL 셀에서 발생되던 게이트와 비트라인 사이의 미스얼라인 문제나 열공정에 과다하게 노출되는 문제를 해결할 수 있으며, 디자인 룰 상의 마진을 향상시킬 수 있다.
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公开(公告)号：KR1019970017986A
公开(公告)日：1997-04-30
申请号：KR1019950032932
申请日：1995-09-29
Applicant: 삼성전자주식회사
IPC: H01L21/20
Abstract: 웨이퍼 제조 방법에 관한 것으로서 더욱 상세하게는 벌크 구조의 실리콘 웨이퍼 상에 선택적으로 SIMOX(Seperation by Implanted Oxygen)를 실시하여 부분적으로 SOI(Silicon On Insulator)구조를 갖는 웨이퍼를 제조하는 방법에 관한 것이다.
본 발명에 따른 웨이퍼 제작 방법은 벌크의 반도체 기판 SOI구조를 형성할 영역을 노출하는 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 이온 주입 마스크로 하여 상기 반도체 기판 내부에 소정 깊이로 고농도의 산소를 이온 주입하는 단계; 상기 이온 주입 단계의 결과물을 소정의 온도로 열처리하는 단계를 포함함을 특징으로 한다.
본 발명에 따른 웨이퍼 제작 방법에서는 벌크 구조 및 SOI구조를 동시에 갖는 웨이퍼를 제작할 수 있게 함으로써 집적도 향상 및 소자의 동작 개선 요구를 동시에 만족시킬 수 있는 웨이퍼를 제공할 수 있는 효과를 갖는다.-
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Patent Agency Ranking
公开(公告)号：KR1020160054886A
公开(公告)日：2016-05-17
申请号：KR1020140154464
申请日：2014-11-07
Applicant: 삼성전자주식회사
IPC: H01L27/108 , H01L21/28 , H01L21/31
CPC classification number: H01L24/05 , H01L23/5223 , H01L23/53223 , H01L23/53238 , H01L23/53266 , H01L2224/11
Abstract: MIM(Metal-Insulator-Metal) 캐패시터의형상및, MIM 캐패시터와단자패드사이의위치관계조절하여, MIM 캐패시터의신뢰성을개선할수 있는반도체장치를제공하는것이다. 상기반도체장치는기판상의층간절연막, 상기층간절연막내에배치되고, 상기기판상에순차적으로적층된제1 하부전극과, 제1 캐패시터절연막과, 제1 상부전극을포함하는제1 캐패시터구조체, 및상기층간절연막상에배치되는단자패드를포함하는금속배선으로, 상기단자패드는상기제1 캐패시터구조체와비오버랩되는금속배선을포함한다.
Abstract translation: 提供一种可以通过调整MIM电容器的形状以及MIM电容器和端子焊盘之间的位置关系来提高金属 - 绝缘体 - 金属（MIM）电容器的可靠性的半导体器件。 半导体器件包括：衬底上的层间绝缘膜; 布置在层间绝缘膜中的第一电容器结构，包括依次布置在基板上的第一底电极，第一电容器绝缘膜和第一上电极; 以及金属布线，其包括布置在所述层间绝缘膜上的端子焊盘，其中所述端子焊盘不与所述第一电容器结构重叠。
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公开(公告)号：KR100549936B1
公开(公告)日：2006-05-16
申请号：KR1019980054979
申请日：1998-12-15
Applicant: 삼성전자주식회사
IPC: H01L21/316
Abstract: MDL(Merged DRAM and Logic)을 구성하는 디램쪽 PMOS 트랜지스터의 Vth를 낮출 수 있도록 한 반도체 소자의 듀얼 게이트 산화막 형성방법이 개시된다. 필드 산화막이 구비된 반도체 기판 상의 액티브 영역에 열산화 공정을 이용하여 제 1 게이트 산화막을 55±5Å의 두께로 형성한 뒤, 그 전면에 비정질 폴리실리콘막을 10~20Å의 두께로 형성하고, 디램 형성부를 한정하는 감광막 패턴을 마스크로 이용하여 로직 형성부의 비정질 폴리실리콘막과 제 1 게이트 산화막을 순차적으로 제거한다. 이어, 기판 표면에 잔존하는 오염물질을 제거하기 위한 습식 세정 공정을 실시하고, 열산화 공정을 이용하여 디램 형성부에 남겨진 상기 비정질 폴리실리콘막을 산화시킴과 동시에 로직 형성부에는 별도의 제 2 게이트 산화막을 성장시켜 주어, 디램 형성부에는 "제 1 게이트 산화막/산화된 비정질 폴리실리콘막"의 적층막 구조를 갖는 두꺼운 두께의 게이트 산화막을 형성하고, 로직 형성부에는 제 2 게이트 산화막의 단층막 구조를 갖는 얇은 두께의 게이트 산화막을 형성한다. 그 결과, 1) 제 1 게이트 산화막의 두께를 기존보다 낮게 가져가더라도 디램 셀 쪽에 원하는 두께의 게이트 산화막을 형성할 수 있게 되므로 디램 셀을 구성하는 PMOS 트랜지스터의 Vth를 낮출 수 있게 되고, 2) 습식 세정시 제 1 게이트 산화막의 두께 손실이 발생되지 않으므로 세정 공정으로 인해 디램 형성부의 게이트 절연막 두께가 가변되는 것을 막을 수 있게 된다.
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公开(公告)号：KR100395755B1
公开(公告)日：2003-08-21
申请号：KR1020010037420
申请日：2001-06-28
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247 , H01L29/788
CPC classification number: H01L27/11568 , H01L27/105 , H01L27/11573
Abstract: A non-volatile memory device includes a tunnel oxide layer, a charge storage layer, a blocking insulating layer, and a gate electrode that are sequentially stacked, as well as an impurity diffusion layer in an active region at both sides of the gate electrode. The gate electrode crosses active regions between device isolation layers formed in a predetermined area of a semiconductor substrate, and an edge of the charge storage layer is extended to have a protruding part that protrudes from the gate electrode. In order to form a charge storage layer having a protruding part, a stack insulating layer including first to third insulating layers is formed in an active region between the device isolation layers formed in the substrate. A plurality of gate electrodes crossing the active region are formed on the stack insulating layer, and a sidewall spacer is formed on both sidewalls of the gate electrode. Using the sidewall spacer and the gate electrode, the stack insulating layer is etched to form a charge storage layer that protrudes from the sidewall of the gate electrode.
Abstract translation: 非易失性存储器件包括依次堆叠的隧道氧化物层，电荷存储层，阻挡绝缘层和栅电极，以及在栅电极两侧的有源区中的杂质扩散层。 栅电极交叉形成在半导体衬底的预定区域中的器件隔离层之间的有源区，并且电荷存储层的边缘延伸以具有从栅电极突出的突出部分。 为了形成具有突出部分的电荷存储层，在衬底中形成的器件隔离层之间的有源区中形成包括第一至第三绝缘层的堆叠绝缘层。 在叠层绝缘层上形成与有源区交叉的多个栅电极，并且在栅电极的两个侧壁上形成侧壁间隔物。 使用侧壁间隔物和栅电极，蚀刻堆叠绝缘层以形成从栅电极的侧壁突出的电荷存储层。
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公开(公告)号：KR100286100B1
公开(公告)日：2001-05-02
申请号：KR1019980020804
申请日：1998-06-05
Applicant: 삼성전자주식회사
IPC: H01L21/336
Abstract: 고집적화된 디램이나 디램과 로직이 머지(merge)된 임베디드 디램의 선택적 실리사이데이션(silicidation)시 공정 단순화를 이룰 수 있도록 한 반도체 소자 제조방법이 개시된다. 반도체 기판 상에 게이트 전극을 형성하고, 상기 게이트 전극의 양 측벽에 스페이서를 형성한 다음, 상기 게이트 전극의 양 에지측 기판 내부에 소오스·드레인용 액티브 영역을 형성하고, 상기 게이트 전극과 스페이서를 포함한 기판 전면에 에치스토퍼를 형성한다. 상기 에피스토퍼 상에 절연막을 형성하고, 상기 게이트 전극 상의 에치스토퍼가 노출될 때까지 절연막을 식각하여, 디램 셀 형성부의 상기 게이트 전극 간의 상기 액티브 영역 표면에만 자기 정합적으로 절연막을 잔존시킨다. 절연막이 잔존되지 않은 부분의 상기 에치스토퍼를 전면 식각하여 디램 셀 형성부의 상기 게이트 전극 표면 및 그 이외의 임의의 영역의 상기 게이트 전극 표면과 상기 액티브 영역 표면을 노출시키고, 디램 셀 형성부의 상기 게이트 전극 표면 및 그 이외의 임의의 영역의 상기 게이트 전극과 상기 액티브 영역 표면에 각각 실리사이드막을 형성해 준다. 그 결과, SBL로 사용되는 절연막 식각시에 별개의 광식각 공정과 ARL 증착 공정이 필요없게 되므로, 공정 단순화와 비용 절감을 실현할 수 있을 뿐 아니라 미스얼라인으로 인해 야기되던 공정 불량과 ARL 제거시에 야기되던 공정 불량 또한 제거할 수 있게 된다.
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公开(公告)号：KR1020000039593A
公开(公告)日：2000-07-05
申请号：KR1019980054979
申请日：1998-12-15
Applicant: 삼성전자주식회사
IPC: H01L21/316
Abstract: PURPOSE: A method of forming a dual gate oxide film is to lower a threshold voltage of a PMOS transistor at the DRAM side constituting a MDL(Merged DRAM and Logic). CONSTITUTION: A method of forming a dual gate oxide film comprises the steps of: forming a first gate oxide film(204) in an active area on a semiconductor substrate(200) provided with a field oxide film(202) using a thermal oxidation process and subsequently forming an amorphous polysilicon film on the whole surface thereof; removing the amorphous polysilicon film and the first gate oxide film of a logic forming part utilizing as a mask a photoresist film defining a DRAM forming part; performing a wet etching process; and oxidizing the amorphous polysilicon film remaining on the DRAM forming part using thermal oxidation process and at the same time growing separately a second gate oxide film(208) on the logic forming part.
Abstract translation: 目的：形成双栅极氧化膜的方法是降低构成MDL（合并的DRAM和逻辑）的DRAM侧的PMOS晶体管的阈值电压。 构成：形成双栅极氧化膜的方法包括以下步骤：在具有场氧化膜（202）的半导体衬底（200）上的有源区中形成第一栅极氧化膜（204），所述半导体衬底使用热氧化工艺 随后在其整个表面上形成非晶多晶硅膜; 使用限定DRAM形成部分的光致抗蚀剂膜去除作为掩模的逻辑形成部分的非晶多晶硅膜和第一栅氧化膜; 执行湿式蚀刻工艺; 以及使用热氧化工艺氧化剩余在DRAM形成部分上的非晶多晶硅膜，并且同时在逻辑形成部分上分别生长第二栅氧化膜（208）。
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