公开(公告)号：KR1020160070245A

公开(公告)日：2016-06-20

申请号：KR1020140175816

申请日：2014-12-09

Applicant: 삼성전자주식회사

Inventor： 임준성 ,  윤장근 ,  배성훈 ,  윤재선 ,  장규백

IPC: H01L27/115

CPC classification number: H01L27/11582 ,  H01L27/0688 ,  H01L27/11573 ,  H01L27/11575 ,  H01L27/11521

Abstract: 메모리장치가개시된다. 반도체장치는회로영역및 상기회로영역의일측에배치된연결영역을포함하는반도체기판; 상기회로영역에배치된로직회로, 및상기로직회로를덮는하부절연막을포함하는로직구조체; 상기로직구조체상의메모리구조체; 및상기회로영역에서, 상기로직구조체와상기메모리구조체사이의스트레스완화구조체를포함한다.

Abstract translation: 公开了一种存储器件。 半导体器件包括：半导体衬底，包括电路区域和布置在电路区域的一侧上的连接区域; 包括布置在电路区域中的逻辑电路的逻辑结构和覆盖逻辑电路的下绝缘膜; 逻辑结构上的存储器结构; 以及逻辑结构和电路区域中的存储器结构之间的应力减小结构。 因此，可以降低逻辑结构的特征的劣化。

公开(公告)号：KR1020150033998A

公开(公告)日：2015-04-02

申请号：KR1020130114017

申请日：2013-09-25

Applicant: 삼성전자주식회사

Inventor： 윤장근 ,  윤재선 ,  조후성

IPC: H01L27/108 ,  H01L21/8242

CPC classification number: H01L21/76895 ,  H01L21/76804 ,  H01L21/76807 ,  H01L21/76816 ,  H01L21/76831 ,  H01L27/11519 ,  H01L27/11529 ,  H01L27/11534 ,  H01L27/11565 ,  H01L27/1157 ,  H01L27/11573 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 반도체장치및 그제조방법이제공된다. 반도체장치는셀 어레이영역및 주변회로영역을포함하는기판, 상기셀 어레이영역의상기기판상에서제 1 높이를가지며, 제 1 방향으로연장되는적층구조체들, 서로인접하는상기적층구조체들사이에배치된공통소오스구조체, 상기주변회로영역의상기기판상에서, 상기제 1 높이보다작은제 2 높이를갖는주변로직구조체, 상기주변로직구조체상에서상기셀 어레이구조체상으로나란히연장되는복수개의상부배선들, 및수직적관점에서, 상기주변로직구조체와상기복수개의상부배선들사이에배치되어, 상기복수개의상부배선들중 적어도둘 이상과전기적으로연결되는배선구조체로서, 상기배선구조체는수직적관점에서, 상기공통소오스구조체의상부면과상기상부배선들의하부면들사이에위치하는상부면을가질수 있다.

Abstract translation: 提供一种半导体器件及其制造方法。 半导体器件包括：衬底，其包括单元阵列区域和周围电路区域; 层叠结构，其具有在所述单元阵列区域的所述基板上的所述第一高度，并且沿所述第一方向延伸; 布置在彼此相邻的层叠结构之间的公共源结构; 具有第二高度低于衬底的第一高度的周围逻辑结构; 多个上部线从周围的逻辑结构线延伸到电池阵列结构; 以及布置在所述周围逻辑结构和所述多个上部线之间的线结构，其垂直方面将与所述多个上部线中的至少两个电连接，其中所述线结构可以具有位于所述多个上部线的上表面之间的上表面 公共源结构和上部线的下表面在垂直方面。

公开(公告)号：KR1020140093422A

公开(公告)日：2014-07-28

申请号：KR1020130005726

申请日：2013-01-18

Applicant: 삼성전자주식회사

Inventor： 윤장근 ,  김홍수 ,  조후성

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: G11C5/063 ,  H01L27/0688 ,  H01L27/1052 ,  H01L27/115 ,  H01L27/11521 ,  H01L27/11548 ,  H01L27/11556 ,  H01L27/11575 ,  H01L27/11582 ,  H01L21/76897 ,  H01L21/823475 ,  H01L21/823487

Abstract: In a vertical semiconductor device, a first stepped layer including a first word line and a second word line is provided, and the second word line of the first stepped layer includes a first structure including a first recess at a peripheral portion thereof. A second stepped layer being adjacent to the first structure and including first and second word lines is provided, and the second word line included in the second stepped layer includes a second structure including a second recess having a shape facing the first recess. First contact plugs contacting upper surfaces of the first word lines included in the first and second structures are provided. Second contact plugs contacting upper surfaces of the second word lines included in the first and second structures are provided. First connection patterns connecting the adjacent first contact plugs and a first wiring line electrically connected to the first connection patterns are provided. Second connection patterns connecting the adjacent second contact plugs and a second wiring line electrically connected to the second connection patterns are provided. The vertical semiconductor device has a simple wiring structure.

Abstract translation: 在垂直半导体器件中，设置包括第一字线和第二字线的第一阶梯层，第一阶梯层的第二字线包括在其周边部分包括第一凹部的第一结构。 提供了与第一结构相邻并且包括第一和第二字线的第二阶梯层，并且包括在第二阶梯层中的第二字线包括第二结构，其包括具有面向第一凹部的形状的第二凹部。 提供接触包括在第一和第二结构中的第一字线的上表面的第一接触插塞。 提供接触包括在第一和第二结构中的第二字线的上表面的第二接触插塞。 提供连接相邻的第一接触插塞和电连接到第一连接图案的第一布线的第一连接图案。 提供连接相邻的第二接触插塞的第二连接图案和与第二连接图案电连接的第二布线。 垂直半导体器件具有简单的布线结构。

公开(公告)号：KR1020130117130A

公开(公告)日：2013-10-25

申请号：KR1020120039915

申请日：2012-04-17

Applicant: 삼성전자주식회사

Inventor： 윤장근 ,  최정달 ,  설광수

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L29/7926 ,  H01L21/28282 ,  H01L27/1157 ,  H01L27/11582 ,  H01L29/66833 ,  H01L29/792 ,  H01L29/4234

Abstract: PURPOSE: A gate structure of a nonvolatile memory device is provided to obtain high performance by preventing an erase saturation phenomenon due to back tunneling. CONSTITUTION: A tunnel oxide film pattern (102a) and a charge trap film pattern (104a) are successively laminated on a substrate (100). A blocking dielectric film pattern (108a) is formed on the charge trap film pattern. A first conductive film pattern (110b) and a second conductive film pattern are successively laminated on the blocking dielectric film pattern. A first spacer (116) covers the sidewall of the second conductive film pattern. A second spacer (118) covers the sidewall of the first conductive film pattern and the first spacer. The second spacer is made of materials with a dielectric constant which is equal to or higher than the dielectric constant of the uppermost layer of the blocking dielectric film pattern.

Abstract translation: 目的：提供非易失性存储器件的栅极结构，以通过防止由于背部隧穿引起的擦除饱和现象来获得高性能。 构成：在衬底（100）上依次层叠隧道氧化膜图案（102a）和电荷陷阱膜图案（104a）。 在电荷陷阱膜图案上形成阻挡电介质膜图案（108a）。 第一导电膜图案（110b）和第二导电膜图案依次层叠在阻挡电介质膜图案上。 第一间隔物（116）覆盖第二导电膜图案的侧壁。 第二间隔物（118）覆盖第一导电膜图案和第一间隔物的侧壁。 第二间隔物由介电常数等于或高于阻挡电介质膜图案的最上层的介电常数的材料制成。

公开(公告)号：KR1020130116607A

公开(公告)日：2013-10-24

申请号：KR1020120039154

申请日：2012-04-16

Applicant: 삼성전자주식회사

Inventor： 장병현 ,  윤장근 ,  설광수 ,  최정달 ,  김병주 ,  박광민 ,  양준규 ,  임승현

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L29/7926 ,  H01L27/1157 ,  H01L27/11582 ,  H01L29/7889 ,  H01L27/0688

Abstract: PURPOSE: A three dimensional semiconductor memory device and a method for fabricating the same are provided to improve the degree of integration by reducing the vertical height of a laminate structure. CONSTITUTION: A laminate structure (200) includes gate patterns (150) and oxide patterns (112). The gate patterns and the oxide patterns are alternately laminated on a substrate. A channel structure (210) passes through the laminate structure. The channel structure is connected to the substrate. A vertical insulator (121) is formed between the laminate structure and the channel structure.

Abstract translation: 目的：提供三维半导体存储器件及其制造方法，以通过降低层叠结构的垂直高度来提高集成度。 构成：叠层结构（200）包括栅极图案（150）和氧化物图案（112）。 栅极图案和氧化物图案交替层压在基板上。 通道结构（210）穿过层叠结构。 通道结构连接到基板。 在层叠结构和通道结构之间形成垂直绝缘体（121）。

公开(公告)号：KR1020130015616A

公开(公告)日：2013-02-14

申请号：KR1020110077702

申请日：2011-08-04

Applicant: 삼성전자주식회사

Inventor： 윤장근 ,  설광수 ,  최정달

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L29/7926 ,  H01L27/11573 ,  H01L27/11575 ,  H01L27/11582 ,  H01L29/66833 ,  H01L27/0207 ,  H01L27/0688

Abstract: PURPOSE: A semiconductor device and a manufacturing method thereof are provided to reduce manufacturing costs by raising the level of a word line pad to decrease the number of metal contact processes. CONSTITUTION: A plurality of conductive layers are laminated on a substrate. A plurality of vertical channels(143) pass through the conductive layers in a z direction. The vertical channels are electrically connected to the substrate. Metal wires(175,195) electrically connect the conductive layers to the driving circuits. The metal wires are connected to the conductive layers through metal contacts(170).

Abstract translation: 目的：提供半导体器件及其制造方法，以通过提高字线焊盘的电平来减少金属接触处理的数量来降低制造成本。 构成：将多个导电层层叠在基板上。 多个垂直通道（143）在z方向上穿过导电层。 垂直通道电连接到基板。 金属线（175,195）将导电层电连接到驱动电路。 金属线通过金属触点（170）连接到导电层。