公开(公告)号：KR100272164B1

公开(公告)日：2000-11-15

申请号：KR1019970077787

申请日：1997-12-30

Applicant: 삼성전자주식회사

Inventor： 임종형 ,  강상석

IPC: G11C11/407

CPC classification number: G11C5/066 ,  G11C7/12 ,  G11C8/00 ,  G11C11/4074 ,  G11C11/4094

Abstract: PURPOSE: A semiconductor device having a mode register set circuit is provided to establish an operating mode using a power voltage without using special control signals. CONSTITUTION: The semiconductor provides a mode set circuit including an address signal level sensing portion(201), a power voltage sensing portion(203), a logic gate(205) and a latching portion(207). The address signal level sensing portion inputs an address signal having information for an operating mode and transmits the address signal when a voltage level of the address signal is as a predetermined level higher than when a normal operation is performed. The power voltage sensing portion generates a power voltage sensing signal which is activated when the power voltage is lower than a predetermined voltage and inactivated when the power voltage is higher than the predetermined voltage. The logic gate generates a mode signal in response to the power voltage sensing signal and an output signal of the address signal level sensing portion. The latching portion latches the mode signal.

Abstract translation: 目的：提供具有模式寄存器设置电路的半导体器件，以在不使用特殊控制信号的情况下使用电源电压建立操作模式。 构成：半导体提供包括地址信号电平检测部分（201），电源电压感测部分（203），逻辑门（205）和锁存部分（207）的模式设置电路。 地址信号电平检测部分输入具有操作模式信息的地址信号，并且当地址信号的电压电平高于执行正常操作时的预定电平时，发送地址信号。 电源电压检测部分产生电源电压检测信号，当电源电压低于预定电压时，电源电压检测信号被激活，当电源电压高于预定电压时，电源电压检测信号被激活。 逻辑门响应于电源电压感测信号和地址信号电平感测部分的输出信号产生模式信号。 锁存部分锁存模式信号。

公开(公告)号：KR100261217B1

公开(公告)日：2000-07-01

申请号：KR1019970062044

申请日：1997-11-21

Applicant: 삼성전자주식회사

Inventor： 임종형 ,  김광영 ,  강상석

IPC: G11C11/34

CPC classification number: G11C7/1042 ,  G11C7/06 ,  G11C7/12 ,  G11C2207/12

Abstract: PURPOSE: A cell array control apparatus of a semiconductor memory device is provided to have a simple interconnection structure using a regulatory property of control signals controlling the cell array control apparatus. CONSTITUTION: The apparatus is shared I the first and the second cell arrays which are adjacent each other among a number of cell arrays included in the semiconductor memory device, and controls the first and the second cell arrays, and includes a sense amplification stage(62). The apparatus includes: the first signal separation unit(60) separating the connection of bit lines and complementary bit lines of the first cell array and the sense amplification stage in response to the first control signal(C1); the second signal separation unit(64) separating the connection of bit lines and complementary bit lines of the second cell array and the sense amplification stage in response to the second control signal(C2); the first equalization unit(66) precharging the bit lines and the complementary bit lines of the second cell array in response to the first control signal; the second equalization unit(68) precharging the bit lines and the complementary bit lines of the first cell array in response to the second control signal; and a control signal generation unit(70) generating the first control signal and the second control signal having a contrary phase to the first control signal in response to an address.

Abstract translation: 目的：提供一种半导体存储器件的单元阵列控制装置，其具有使用控制单元阵列控制装置的控制信号的调节特性的简单互连结构。 构成：该设备被共享第一和第二单元阵列，其在包括在半导体存储器件中的多个单元阵列中彼此相邻，并且控制第一和第二单元阵列，并且包括读出放大级（62 ）。 该装置包括：响应于第一控制信号（C1），第一信号分离单元（60）分离第一单元阵列和感测放大级的位线和互补位线的连接; 第二信号分离单元（64）响应于第二控制信号（C2）分离第二单元阵列和读出放大级的位线和互补位线的连接; 所述第一均衡单元（66）响应于所述第一控制信号对所述第二单元阵列的位线和互补位线进行预充电; 所述第二均衡单元响应于所述第二控制信号对所述第一单元阵列的位线和互补位线进行预充电; 以及控制信号生成单元（70），响应于地址产生与第一控制信号相反的第一控制信号和第二控制信号。

公开(公告)号：KR1020000000941A

公开(公告)日：2000-01-15

申请号：KR1019980020894

申请日：1998-06-05

Applicant: 삼성전자주식회사

Inventor： 강상석 ,  임종형

IPC: H01L21/8242

Abstract: PURPOSE: A DRAM device is provided which increases the sensing margin of bit line. CONSTITUTION: A DRAM device comprises: plural memory cells having one NMOS transistor and one capacitor; plural main word lines connected with gates of NMOS transistor respectively; plural pairs of bit lines connected with the memory cell of a corresponding row; many dummy word lines which are the voltage on the side of the external power source voltage when selected by a dummy row decoder in response to the row address from the external; many complementary capacitors formed between the bit line and each dummy word line. The selected main word line and the dummy word line are activated in the same voltage direction and increase the voltage of the bit line where the memory cell selected by the main word line is connected.

Abstract translation: 目的：提供一种DRAM器件，可增加位线的感应裕度。 构成：DRAM装置包括：具有一个NMOS晶体管和一个电容器的多个存储单元; 分别与NMOS晶体管的栅极连接的多个主字线; 与对应行的存储单元连接的多对位线; 许多虚拟字线是外部电源电压侧的电压，当虚拟行解码器响应于来自外部的行地址而选择时; 在位线和每个虚拟字线之间形成许多互补电容器。 所选择的主字线和伪字线在相同的电压方向上被激活，并且增加由主字线选择的存储单元连接的位线的电压。

公开(公告)号：KR1019990084898A

公开(公告)日：1999-12-06

申请号：KR1019980016966

申请日：1998-05-12

Applicant: 삼성전자주식회사

Inventor： 강상석 ,  임종형

IPC: H01L21/8239

Abstract: 본 발명은 비트라인(Bit line) 구조를 갖는 반도체 메모리 장치에 관한 것으로서, 메모리 셀 어레이(Memory Cell Array)와 상기 메모리 셀 어레이의 양쪽에 배치되는 제1 및 제2 감지 증폭기들과 상기 제1 감지 증폭기에 인접하여 연결된 제1 비트라인 및 제1 상보비트라인과 상기 제2 감지 증폭기에 연결되는 제2 비트라인 및 제2 상보비트라인을 구비하고 상기 제2 비트라인 및 제2 상보비트라인 중 어느 하나는 상기 제1 비트라인 및 제1 상보비트라인 중 어느 하나의 외측에 배치되는 반도체 메모리 장치에 있어서, 상기 제1 비트라인 또는 제1 상보비트라인 중 어느 하나는 상기 제1 비트라인 및 제1 상보비트라인 중 다른 하나와 제2 비트라인 및 제2 상보비트라인 중 두 개와 트위스트(twist)됨으로써 누화 잡음이 감소된다.

公开(公告)号：KR1019990048152A

公开(公告)日：1999-07-05

申请号：KR1019970066768

申请日：1997-12-08

Applicant: 삼성전자주식회사

Inventor： 이철우 ,  임종형

IPC: G11C11/407

Abstract: 번인(burn-in) 전원 전압 발생기, 제어부, 워드라인(Wordline)들, 서브워드라인 드라이버(Sub-Wordline Driver)들 및 번인 전원 전압 강하부를 구비하는 반도체 메모리 장치의 워드라인 제어 회로가 개시된다. 상기 번인 전원 전압 발생부는 번인 스트레스 테스트(burn-in stress test)에 필요한 번인 전원 전압을 발생하고, 상기 제어부는 상기 번인 전원 전압 발생기에 연결되고 제어 신호에 응답하여 로우(low) 또는 하이(high) 레벨의 제1 및 제2 출력 신호들을 발생하며, 상기 서브워드라인 드라이버들은 상기 제1 및 제2 출력 신호들이 각 입력단들에 모두 인가되고 상기 제1 내지 제n 워드라인들에 출력단들이 각각 하나씩 연결되며 제1 내지 제n 워드라인 인에이블(enable) 신호들에 각각 응답하여 상기 제1 내지 제n 워드라인들을 활성화 또는 비활성화시키고, 상기 번인 전원 전압 강하부는 상기 번인 전원 전압 발생기의 출력단에 연결되고, 번인 모드(burn-in mode)시 액티브(active)되는 번인 인에이블 신호가 액티브일 경우에는 상기 번인 전원 전압을 소정 레벨로 강하시키� ��, 상기 번인 인에이블 신호가 인액티브(inactive)일 경우에는 상기 번인 전원 전압에 아무 영향을 주지 않음으로써 워드라인들이 동시에 활성화될 경우 상기 워드라인들은 완전히 활성화된다.

公开(公告)号：KR1019990002972A

公开(公告)日：1999-01-15

申请号：KR1019970026736

申请日：1997-06-24

Applicant: 삼성전자주식회사

Inventor： 임종형 ,  강상석 ,  주재훈 ,  최창주

IPC: G11C5/14

Abstract: 본 발명은 반도체 장치의 내부 전원 제어 회로를 개시한다. 이는 외부 전원(EVCC)을 입력으로하여 반도체 장치를 구동하기 위한 내부 전원(IVCC)을 발생하는 내부 전원 공급부; 상기 내부 전원 공급부로부터 내부 전원(IVCC)이 출력되는지를 감지하여 제 1 내부 전원 감지 신호(ΦVCCD1)와 제 2 내부 전원 감지 신호(ΦVCCD2)를 발생하는 내부 전원 감지부; 상기 내부 전원(IVCC)에 의해 구동되고 상기 제 1 내부 전원 감지 신호(ΦVCCD1)와 TTL(Transistor Transistor Logic) 레벨의 제 1 칩 인에이블 신호( )를 입력으로하여 CMOS 레벨의 제 2 칩 인에이블 신호(ΦCEB)를 출력하는 메인 버퍼부; 상기 외부 전원(EVCC)에 의해 구동되고 상기 제 1 칩 인에이블 신호(

公开(公告)号：KR1019980073724A

公开(公告)日：1998-11-05

申请号：KR1019970009189

申请日：1997-03-18

Applicant: 삼성전자주식회사

Inventor： 임종형 ,  강상석 ,  주재훈 ,  최창주

IPC: G11C5/14

Abstract: 본 발명은 반도체 장치에 관한 것으로서, 더 구체적으로는 반도체 장치의 내부 전압 발생 회로에 관한 것이다. 내부 공급 전압이 여러 가지 요인에 의해서 순간적으로 상승할 경우 본 발명에 따른 클램프 회로를 통해 {VREFP + (V
tp2 - V
tn1 )} 레벨로 일정하게 클램프된다. 이로써, 순간적인 내부 공급 전압의 상승에 따른 반도체 장치의 소모 전력이 증가, 사용 소자에 대한 스트레스, 그리고 내부 회로단의 동작 특성의 변경(예를들면, 인버터의 트립 포인트 상승)과 같은 문제점들을 개선할 수 있다.

公开(公告)号：KR101754591B1

公开(公告)日：2017-07-06

申请号：KR1020100089746

申请日：2010-09-14

Applicant: 삼성전자주식회사

Inventor： 임종형 ,  강상석 ,  권형신

IPC: G11C7/12 ,  G11C7/06 ,  G11C5/14 ,  G11C11/4091 ,  G11C11/4094 ,  G11C7/18

CPC classification number: G11C7/12

Abstract: 반도체장치가개시된다. 상기반도체장치는비트라인과상보비트라인과, 상기비트라인의전압과상기상보비트라인의전압의차이를감지하고증폭하기위한감지증폭기와, 복수의제어신호들에응답하여상기상보비트라인의로딩커패시턴스를조절하기위한커패시턴스조절회로를포함한다.

Abstract translation: 公开了一种半导体器件。 半导体器件包括位线和互补位线;读出放大器，用于读出和放大位线的电压和互补位线的电压之间的差值; 以及用于调整电容的电容调整电路。

公开(公告)号：KR101539309B1

公开(公告)日：2015-07-24

申请号：KR1020090000384

申请日：2009-01-05

Applicant: 삼성전자주식회사

Inventor： 이명재 ,  강상석 ,  임종형

IPC: G11C7/12 ,  G11C5/14

CPC classification number: G11C5/14 ,  G11C7/1045 ,  G11C7/14 ,  G11C7/22 ,  G11C8/12

Abstract: 더미비트라인에바이어스전압을공급하기위한반도체메모리장치가개시된다. 본발명의실시예에따른반도체메모리장치는, 다수의전압레벨들중에서대기전류를최소로발생시키는어느하나의전압을더미비트라인에공급함으로써정상셀의전기적전류경로에의한대기전류의소모를최소화할수 있다.

公开(公告)号：KR1020140091219A

公开(公告)日：2014-07-21

申请号：KR1020130003190

申请日：2013-01-11

Applicant: 삼성전자주식회사

Inventor： 목정일 ,  임종형 ,  김대선 ,  이지현

IPC: G11C11/4097 ,  G11C11/4094 ,  G11C11/4091 ,  G11C7/18

CPC classification number: G11C11/4076 ,  G11C7/06 ,  G11C7/12 ,  G11C11/4085 ,  G11C11/4091 ,  G11C11/4094 ,  G11C11/4097

Abstract: A memory core includes one or more first memory cells, one or more second memory cells, and an equalization circuit. The one or more first memory cells are coupled to bit lines, and the one or more second memory cells are coupled to complementary bit lines. The equalization circuit transits the voltages of the bit lines and the complementary bit lines to bit line pre-charge voltages in a floating area in response to an equalization control signal and at least one dummy equalization control signal. The bit lines and the complementary bit lines detects the voltage difference between the bit lines and the complementary bit lines and have an open bit line structures arranged in opposite direction against the bit lines detection amplifier amplifying the detected voltage difference.

Abstract translation: 存储器核心包括一个或多个第一存储器单元，一个或多个第二存储器单元和均衡电路。 一个或多个第一存储器单元耦合到位线，并且一个或多个第二存储器单元耦合到互补位线。 均衡电路响应于均衡控制信号和至少一个虚拟均衡控制信号，将位线和互补位线的电压转换到浮动区域中的位线预充电电压。 位线和互补位线检测位线和互补位线之间的电压差，并且具有相对于放大检测到的电压差的位线检测放大器的相反方向布置的开放位线结构。