公开(公告)号：KR1020150051513A

公开(公告)日：2015-05-13

申请号：KR1020130133055

申请日：2013-11-04

Applicant: 삼성전자주식회사

Inventor： 장성호 ,  이동진 ,  김봉수 ,  임준희 ,  한준

IPC: H01L21/28 ,  H01L21/8242 ,  H01L21/336 ,  H01L27/108

CPC classification number: H01L27/108 ,  H01L27/10814 ,  H01L27/10823 ,  H01L27/10844 ,  H01L27/10855 ,  H01L27/10864 ,  H01L27/10876 ,  H01L27/10885 ,  H01L27/10888 ,  H01L27/10894 ,  H01L27/12 ,  H01L27/13 ,  H01L29/785

Abstract: 반도체소자에서, 기판과접촉되는콘택플러그들이구비된다. 상기콘택플러그들사이의제1 영역의기판상에는상기콘택플러그상부면보다낮은상부면을갖는적어도한 층의절연막패턴이구비된다. 상기절연막패턴상에는, 실리콘산화물보다높은유전율을갖는제1 금속산화막패턴이구비된다. 상기콘택플러그들의측벽과접촉하고, 상기제1 금속산화막패턴상에는제1 금속패턴이구비된다. 상기콘택플러그들및 제1 금속패턴상부면과접하면서연장되는금속라인패턴이구비된다. 상기반도체소자는저저항의배선을포함한다.

Abstract translation: 半导体器件包括接触衬底的接触插塞。 在接触插塞之间的第一区域的衬底上的至少一个绝缘层图案。 绝缘层图案的上表面比接触插塞的上表面低。 在绝缘层图案上形成第一金属氧化物层图案。 第一金属氧化物层图案的介电常数高于氧化硅的介电常数。 在第一金属氧化物层图案上形成第一金属图案。 第一金属图案接触接触塞的侧壁。 金属线图案接触第一金属图案的上侧并延伸。 半导体器件包括具有低电阻的线。

公开(公告)号：KR1020130109763A

公开(公告)日：2013-10-08

申请号：KR1020120031771

申请日：2012-03-28

Applicant: 삼성전자주식회사

Inventor： 임준희 ,  황찬승

IPC: H01L27/108 ,  H01L21/8242

CPC classification number: H01L28/60 ,  H01L27/10852 ,  H01L28/91

Abstract: PURPOSE: A semiconductor device prevents the deformation and collapse of storage electrodes by forming a continuous support pattern including a contact part and a connection part on the storage electrodes. CONSTITUTION: A lower interlayer insulating film (70) and an etch-stop layer (80) are successively formed on a substrate (1). Multiple storage electrodes (115) separated from each other are formed on the substrate. A continuous support pattern (145) is formed on the storage electrodes. The continuous support pattern includes a contact part (135) and a connection part (140). A storage dielectric (155) is formed on the storage electrodes and the continuous support patterns. A plate electrode (160) is formed on the storage dielectric.

Abstract translation: 目的：半导体器件通过在存储电极上形成包括接触部分和连接部分的连续支撑图案来防止存储电极的变形和塌陷。 构成：在衬底（1）上依次形成下层间绝缘膜（70）和蚀刻停止层（80）。 在基板上形成彼此分离的多个存储电极（115）。 在存储电极上形成连续的支撑图案（145）。 连续支撑图案包括接触部分（135）和连接部分（140）。 在存储电极和连续支撑图案上形成存储电介质（155）。 板状电极（160）形成在存储电介质上。

公开(公告)号：KR1020100057201A

公开(公告)日：2010-05-31

申请号：KR1020080116120

申请日：2008-11-21

Applicant: 삼성전자주식회사

Inventor： 임준희 ,  정혁채

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/66621 ,  H01L21/26586 ,  H01L27/10823 ,  H01L27/10876 ,  H01L28/90 ,  H01L29/4236

Abstract: PURPOSE: A recess channel transistor, the manufacturing method thereof silver gate structure and the distance it electrical, of the source/drain between areas are multiplied. The GIDL(Gate Induced Drain Leakage) leakage current is reduced. CONSTITUTION: The gate structure(70) is formed within the recess(R) formed in the substrate(50). The first impurity region(82) is formed under the surface of the substrate exposing to the gate structure. The first impurity region comprises the first impurity. The second impurity region(84) is locally formed under the surface of the substrate which is contiguous to the bottom-sidewall of the gate structure. The second impurity region comprises the second impurity of the opposite type and the first impurity.

Abstract translation: 目的：一种凹槽通道晶体管，其栅极结构的制造方法及其与区域之间的源极/漏极的电气距离相乘。 GIDL（栅极引入漏极泄漏）泄漏电流降低。 构成：栅极结构（70）形成在形成在基板（50）中的凹部（R）内。 第一杂质区（82）形成在暴露于栅极结构的衬底的表面下方。 第一杂质区包含第一杂质。 第二杂质区域（84）局部地形成在与栅极结构的底侧壁相邻的衬底的表面之下。 第二杂质区域包括相反类型的第二杂质和第一杂质。

公开(公告)号：KR1020090061997A

公开(公告)日：2009-06-17

申请号：KR1020070129056

申请日：2007-12-12

Applicant: 삼성전자주식회사

Inventor： 정혁채 ,  임준희

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L21/26586 ,  H01L21/823412 ,  H01L27/10873 ,  H01L29/1045 ,  H01L29/1083 ,  H01L29/66659 ,  H01L29/66825 ,  H01L29/66833 ,  H01L29/66492 ,  H01L29/6659 ,  H01L29/7833

Abstract: A field effect transistor is provided to optimize the hot electron punchthrough characteristic and performance of transistor. The field effect transistor(100) comprises the substrate(10), the active area, and the gate structure(30) and the ion region(40). An active area comprises a channel region and a source/drain region(20). The active area is defined by the element isolation film. The channel region and source/drain region are formed in a part of the substrate. The gate structure is electrically contacted with the active area. The halo ion region is formed adjacent to both sides of the source/drain regions in the substrate.

Abstract translation: 提供了一个场效应晶体管，以优化晶体管的热电子穿透特性和性能。 场效应晶体管（100）包括衬底（10），有源区和栅结构（30）和离子区（40）。 有源区包括沟道区和源极/漏极区（20）。 有源区由元件隔离膜定义。 沟道区域和源极/漏极区域形成在衬底的一部分中。 栅极结构与有源区电接触。 卤素离子区域邻近衬底中的源极/漏极区域的两侧形成。

公开(公告)号：KR100866960B1

公开(公告)日：2008-11-05

申请号：KR1020070016796

申请日：2007-02-16

Applicant: 삼성전자주식회사

Inventor： 임준희 ,  신충선

IPC: H01L21/82

CPC classification number: H01L23/5256 ,  G11C17/18 ,  H01L23/5252 ,  H01L27/0617 ,  H01L27/101 ,  H01L27/112 ,  H01L27/11206 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 본 발명은 퓨즈 및/또는 안티퓨즈 타입의 전기적 퓨즈를 포함하는 반도체 집적 회로에 관한 것이다. 본 발명의 일실시예에 따른 반도체 집적 회로는, 제 1 도전형의 활성 영역; 활성 영역 상에 순차대로 형성된 게이트 절연막 및 게이트 전극을 포함하는 게이트 스택; 및 게이트 스택을 사이에 두고 활성 영역 내에 서로 이격 배치된 제 1 도전형과 반대 도전형인 제 2 도전형의 소오스/드레인 영역들을 포함하는 복수의 트랜지스터들을 포함하며, 상기 트랜지스터 중 전기적 퓨즈로 사용되는 트랜지스터의 게이트 절연막은 선택적으로 손상된 것을 특징으로 한다.
MOS형 전기적 퓨즈, 전기적으로 프로그래밍이 가능한 트랜지스터 퓨즈(electrically programmable transistor fuse)

公开(公告)号：KR100823176B1

公开(公告)日：2008-04-18

申请号：KR1020070041425

申请日：2007-04-27

Applicant: 삼성전자주식회사

Inventor： 허기재 ,  임준희 ,  정혁채

IPC: H01L21/336 ,  H01L21/762

CPC classification number: H01L29/4236 ,  H01L29/66621

Abstract: A semiconductor device and a fabricating method thereof are provided to effectively control a threshold voltage of a recess channel array transistor by uniformly forming an impurity region only under a trench. An active region(115) is defined in a substrate(110), and then trenches(130) are formed in the active region. A material film pattern comprising impurity ion is formed under the active region, and then the impurity ion is diffused to form an impurity region(150) which contacts the material film pattern. The material film pattern is removed, and then an insulating layer pattern(160) is formed along an inner surface of the trench. A conductive pattern(170) is filled in the trench. The step of forming the material film pattern comprises forming a spacer on a sidewall of the trench and etching a bottom surface of the trench using the spacer as an etch mask to form a recess region.

Abstract translation: 提供了一种半导体器件及其制造方法，以通过均匀地仅在沟槽下形成杂质区域来有效地控制凹槽通道阵列晶体管的阈值电压。 在衬底（110）中限定有源区（115），然后在有源区中形成沟槽（130）。 在有源区域下形成包含杂质离子的材料膜图案，然后杂质离子扩散，形成与材料膜图案接触的杂质区域（150）。 去除材料膜图案，然后沿着沟槽的内表面形成绝缘层图案（160）。 导电图案（170）填充在沟槽中。 形成材料膜图案的步骤包括在沟槽的侧壁上形成间隔物并使用间隔物作为蚀刻掩模蚀刻沟槽的底表面以形成凹陷区域。