公开(公告)号：KR102222538B1

公开(公告)日：2021-03-05

申请号：KR1020170045150A

申请日：2017-04-07

Applicant: 삼성전자주식회사

Inventor： 한승욱 ,  김택용 ,  사토루 야마다 ,  임준희 ,  허기재

IPC: H01L27/092 ,  H01L21/8238

CPC classification number: H01L27/092 ,  G11C11/4085 ,  H01L21/76229 ,  H01L21/823814 ,  H01L21/823878 ,  H01L27/115 ,  H01L29/0603 ,  H01L29/0684 ,  G11C11/4097 ,  H01L23/5226 ,  H01L23/5283 ,  H01L27/0207 ,  H01L29/42376 ,  H01L29/4238

Abstract: 반도체 장치가 제공된다. 상기 반도체 장치는 기판 상에 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 서로 이격되는 제1 및 제2 액티브 영역으로서, 상기 제1 및 제2 액티브 영역은 상기 제2 방향으로 서로 완전히 오버랩되도록 배열된 제1 및 제2 액티브 영역, 상기 기판 상에 상기 제1 방향으로 연장되고, 상기 제1 액티브 영역과 상기 제2 방향으로 이격되는 제3 액티브 영역으로서, 상기 제1 액티브 영역은 상기 제2 방향으로 상기 제2 및 제3 액티브 영역 사이에 위치하고, 상기 제1 및 제3 액티브 영역은 상기 제2 방향으로 일부분만 오버랩되도록 배열된 제3 액티브 영역, 상기 제1 내지 제3 액티브 영역을 정의하는 소자 분리막으로서, 상기 소자 분리막은 제1 및 제2 액티브 영역 사이에 위치하는 제1 소자 분리막과, 상기 제2 및 제3 액티브 영역 사이에 위치하는 제2 소자 분리막을 포함하고, 상기 제1 소자 분리막의 상기 제2 방향의 폭은 상기 제2 소자 분리막의 상기 제2 방향의 폭보다 작은 소자 분리막 및 상기 제1 내지 제3 액티브 영역 상에 형성되고, 상기 제2 방향으로 연장되는 게이트 구조체를 포함한다.

公开(公告)号：KR102222542B1

公开(公告)日：2021-03-05

申请号：KR1020170047490A

申请日：2017-04-12

Applicant: 삼성전자주식회사

Inventor： 조민희 ,  김준수 ,  김희중 ,  안태윤 ,  사토루 야마다 ,  이원석 ,  전남호 ,  정문영 ,  허기재 ,  홍재호

IPC: H01L27/108 ,  H01L29/423

CPC classification number: H01L27/10802 ,  H01L21/7682 ,  H01L21/84 ,  H01L27/10814 ,  H01L27/10823 ,  H01L27/10844 ,  H01L27/10855 ,  H01L27/10876 ,  H01L27/10885 ,  H01L27/10888 ,  H01L27/1203 ,  H01L27/1207 ,  H01L29/4236

Abstract: 반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치는, 하부 반도체막, 매립 절연막 및 상부 반도체막이 순차적으로 적층된 기판, 상부 반도체막 내의 제1 트렌치, 제1 트렌치의 일부를 채우는 제1 도전 패턴, 하부 반도체막, 매립 절연막 및 상부 반도체막 내의 제2 트렌치, 제2 트렌치의 적어도 일부를 채우는 제2 도전 패턴, 및 제1 도전 패턴 및 제2 도전 패턴 사이에, 상부 반도체막 내의 제1 소스/드레인 영역을 포함한다.

公开(公告)号：KR102222542B1

公开(公告)日：2021-03-05

申请号：KR1020170047490

申请日：2017-04-12

Applicant: 삼성전자주식회사

Inventor： 조민희 ,  김준수 ,  김희중 ,  안태윤 ,  야마다사토루 ,  이원석 ,  전남호 ,  정문영 ,  허기재 ,  홍재호

IPC: H01L27/108 ,  H01L29/423

Abstract: 반도체장치및 그제조방법이제공된다. 반도체장치는, 하부반도체막, 매립절연막및 상부반도체막이순차적으로적층된기판, 상부반도체막내의제1 트렌치, 제1 트렌치의일부를채우는제1 도전패턴, 하부반도체막, 매립절연막및 상부반도체막내의제2 트렌치, 제2 트렌치의적어도일부를채우는제2 도전패턴, 및제1 도전패턴및 제2 도전패턴사이에, 상부반도체막내의제1 소스/드레인영역을포함한다.

公开(公告)号：KR1020150071085A

公开(公告)日：2015-06-26

申请号：KR1020130157444

申请日：2013-12-17

Applicant: 삼성전자주식회사

Inventor： 한승욱 ,  박원경 ,  박준호 ,  임준희 ,  허기재

IPC: H01L29/423 ,  H01L29/78 ,  H01L21/336 ,  H01L27/088

CPC classification number: H01L29/7835 ,  G11C5/025 ,  G11C7/065 ,  G11C11/4091 ,  G11C16/26 ,  H01L21/823437 ,  H01L27/0207 ,  H01L27/088

Abstract: 기판상에한정된활성영역을가로지르며, 상기활성영역의서로인접한두 개의모서리들을덮는게이트전극이배치된다. 상기게이트전극의제1 측면에인접한상기활성영역내에드레인영역이형성된다. 상기게이트전극의제2 측면에인접한상기활성영역내에소스영역이형성된다. 상기게이트전극의상기제1 및제2 측면들은서로떨어지고, 상기제1 측면은구부러진모양을갖는다.

Abstract translation: 穿过限定的有源区并覆盖有源区的两个相邻边缘的栅极位于衬底上。 漏极区域形成在与栅电极的第一侧相邻的有源区中。 源极区域形成在与栅电极的第二侧相邻的有源区域中。 栅电极的第一侧和第二侧彼此分离。 第一面的形状是弯曲的。

公开(公告)号：KR100823176B1

公开(公告)日：2008-04-18

申请号：KR1020070041425

申请日：2007-04-27

Applicant: 삼성전자주식회사

Inventor： 허기재 ,  임준희 ,  정혁채

IPC: H01L21/336 ,  H01L21/762

CPC classification number: H01L29/4236 ,  H01L29/66621

Abstract: A semiconductor device and a fabricating method thereof are provided to effectively control a threshold voltage of a recess channel array transistor by uniformly forming an impurity region only under a trench. An active region(115) is defined in a substrate(110), and then trenches(130) are formed in the active region. A material film pattern comprising impurity ion is formed under the active region, and then the impurity ion is diffused to form an impurity region(150) which contacts the material film pattern. The material film pattern is removed, and then an insulating layer pattern(160) is formed along an inner surface of the trench. A conductive pattern(170) is filled in the trench. The step of forming the material film pattern comprises forming a spacer on a sidewall of the trench and etching a bottom surface of the trench using the spacer as an etch mask to form a recess region.

Abstract translation: 提供了一种半导体器件及其制造方法，以通过均匀地仅在沟槽下形成杂质区域来有效地控制凹槽通道阵列晶体管的阈值电压。 在衬底（110）中限定有源区（115），然后在有源区中形成沟槽（130）。 在有源区域下形成包含杂质离子的材料膜图案，然后杂质离子扩散，形成与材料膜图案接触的杂质区域（150）。 去除材料膜图案，然后沿着沟槽的内表面形成绝缘层图案（160）。 导电图案（170）填充在沟槽中。 形成材料膜图案的步骤包括在沟槽的侧壁上形成间隔物并使用间隔物作为蚀刻掩模蚀刻沟槽的底表面以形成凹陷区域。

公开(公告)号：KR101853316B1

公开(公告)日：2018-04-30

申请号：KR1020120032685

申请日：2012-03-29

Applicant: 삼성전자주식회사

Inventor： 허기재 ,  야마다사토루 ,  임준희 ,  장성호

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7827 ,  H01L27/04 ,  H01L29/41766 ,  H01L29/4236 ,  H01L29/78 ,  H01L29/785

Abstract: 반도체소자및 이를채택하는전자장치를제공한다. 이반도체소자는반도체기판내에형성되며활성영역을한정하는필드영역을포함한다. 상기활성영역내에서로이격되도록형성된제1 소스/드레인영역및 제2 소스/드레인영역이제공된다. 상기제1 및제2 소스/드레인영역들사이의상기활성영역을가로지르며상기필드영역내로연장된게이트트렌치가제공된다. 상기게이트트렌치내의게이트구조체(gate structure)가제공된다. 상기게이트구조체는게이트전극; 상기게이트전극상에형성된절연성의게이트캐핑패턴; 상기게이트전극과상기활성영역사이의게이트유전체; 및상기게이트캐핑패턴과상기활성영역사이에개재된절연성의금속-함유물질막을포함한다.

公开(公告)号：KR1020140065638A

公开(公告)日：2014-05-30

申请号：KR1020120130948

申请日：2012-11-19

Applicant: 삼성전자주식회사

Inventor： 이동현 ,  박원경 ,  손승훈 ,  송현승 ,  임준희 ,  한준 ,  허기재

IPC: H01L21/336 ,  H01L29/78 ,  H01L21/265

CPC classification number: H01L21/823418 ,  H01L21/266 ,  H01L29/6659

Abstract: A method for fabricating a semiconductor device and a related device comprises preparing a semiconductor substrate having a cell gate pattern on a cell area and a peripheral gate pattern on a peripheral area; forming a photosensitive pattern for exclusively exposing the peripheral area of the semiconductor substrate; forming an LDD area in the peripheral area; forming a sacrificial spacer on sides of the peripheral gate pattern and the photosensitive pattern through a low temperature ALD process; forming a source/drain area in the peripheral area; and removing the sacrificial spacer and the photosensitive pattern.

Abstract translation: 一种制造半导体器件和相关器件的方法包括：制备在单元区域上具有单元栅极图案的半导体衬底和在周边区域上的外围栅极图案; 形成用于专门暴露半导体衬底的周边区域的光敏图案; 在周边区域形成LDD区域; 通过低温ALD工艺在外围栅极图案和感光图案的侧面上形成牺牲隔离物; 在周边区域形成源极/漏极区域; 并去除牺牲隔离物和感光图案。

公开(公告)号：KR1020130110599A

公开(公告)日：2013-10-10

申请号：KR1020120032685

申请日：2012-03-29

Applicant: 삼성전자주식회사

Inventor： 허기재 ,  야마다사토루 ,  임준희 ,  장성호

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7827 ,  H01L27/04 ,  H01L29/41766 ,  H01L29/4236 ,  H01L29/78 ,  H01L29/785 ,  H01L29/66621 ,  H01L29/66795

Abstract: PURPOSE: A transistor, a semiconductor device, and a semiconductor module including the same improve the resistance characteristics of wiring including a gate electrode of a transistor by composing the gate electrode with two or more conductive materials having different work functions. CONSTITUTION: A field region (7) limits an active region (9) by being formed within a substrate (1). A first source/drain region (60) and a second source/drain region (87) are separated from each other within the active region. A gate trench (18) includes a first part (18a) crossing the active region and a second part (18b) in the field region. A gate structure (GS) is formed within the gate trench. The gate structure includes a gate electrode (36), a gate capping pattern (45), a gate dielectric (24), and a metal-containing material film (39). The metal-containing material film is formed between the gate capping pattern and the active region.

Abstract translation: 目的：晶体管，半导体器件和包括该晶体管的半导体模块通过组合栅电极与具有不同功函的两种或多种导电材料来提高包括晶体管的栅电极的布线的电阻特性。 构成：场区域（7）通过形成在衬底（1）内而限制有源区域（9）。 第一源极/漏极区域（60）和第二源极/漏极区域（87）在有源区域内彼此分离。 栅极沟槽（18）包括与激活区域交叉的第一部分（18a）和场区域中的第二部分（18b）。 栅极结构（GS）形成在栅极沟槽内。 栅极结构包括栅极电极（36），栅极覆盖图案（45），栅极电介质（24）和含金属的材料膜（39）。 含金属材料膜形成在栅极封盖图案和有源区域之间。

公开(公告)号：KR1020080004962A

公开(公告)日：2008-01-10

申请号：KR1020060063945

申请日：2006-07-07

Applicant: 삼성전자주식회사

Inventor： 허기재

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/66621 ,  H01L29/4236 ,  H01L29/42368

Abstract: A transistor having a recessed channel and a manufacturing method thereof are provided to decrease a GIDL(Gate Induced Drain Leakage) current of the transistor by increasing a thickness of a gate insulation film. Oxidation acceleration ions are injected on a semiconductor substrate(100). A trench(125) is formed on the semiconductor substrate. A gate insulation film(150) is formed on the semiconductor substrate. A gate conduction film(163) is formed on the gate insulation film. A pad oxide film is formed on the semiconductor substrate, before the oxidation acceleration ions are injected. After the trench is formed, the pad oxide film is removed.

Abstract translation: 提供具有凹陷沟道的晶体管及其制造方法，以通过增加栅极绝缘膜的厚度来降低晶体管的GIDL（栅极引入漏极泄漏）电流。 将氧化加速离子注入到半导体衬底（100）上。 在半导体衬底上形成沟槽（125）。 在半导体衬底上形成栅极绝缘膜（150）。 在栅极绝缘膜上形成栅极导电膜（163）。 在氧化加速离子注入之前，在半导体衬底上形成衬垫氧化膜。 在形成沟槽之后，去除衬垫氧化物膜。

公开(公告)号：KR100611065B1

公开(公告)日：2006-08-09

申请号：KR1020040099221

申请日：2004-11-30

Applicant: 삼성전자주식회사

Inventor： 허기재

IPC: H01L21/335

Abstract: 셀 영역과 더미 패턴 영역을 포함하는 반도체 메모리 소자 및 그 제조 방법에서, 반도체 메모리 소자는, 게이트용 리세스들이 구비되는 셀 영역과, 복수개의 트렌치들이 구비된 더미 패턴 영역과, 상기 게이트 리세스 및 트렌치들 상에 형성된 게이트 절연막과, 상기 게이트 리세스 상에 형성된 게이트 패턴 및 상기 복수개의 트렌치들 상에 형성된 더미 게이트 패턴으로 구성된다. 상기한 반도체 메모리 소자는 더미패턴영역의 트렌치 형성 불량이 최소화됨으로서 신뢰성을 향상시킬 수 있다.