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公开(公告)号：KR100898394B1
公开(公告)日：2009-05-21
申请号：KR1020070041561
申请日：2007-04-27
Applicant: 삼성전자주식회사
IPC: H01L29/78
CPC classification number: H01L27/0207 , H01L27/105 , H01L27/1052 , H01L27/10855 , H01L27/10876 , H01L27/10882 , H01L27/10885 , H01L27/10888 , H01L27/10891 , H01L29/66621
Abstract: 6F
2 레이아웃의 반도체 집적 회로 장치가 제공된다. 반도체 집적 회로 장치는 기판, 기판 내에 제1 방향으로 연장되어 형성된 단위 액티브 영역, 기판 상에 제1 방향과 예각을 이루는 제2 방향으로 연장되어 단위 액티브 영역을 가로지르도록 형성된 제1 및 제2 게이트 라인과, 제1 및 제2 게이트 라인 사이의 기판 내에 형성된 제1 정션 영역과, 제1 및 제2 게이트 라인 각각에 대해서 제1 정션 영역의 반대편에 형성된 제2 정션 영역들을 포함하는 제1 및 제2 억세스 트랜지스터, 기판 상에 제1 방향과 예각을 이루는 제3 방향으로 연장되어 형성된 비트 라인, 및 제1 정션 영역과 비트 라인을 직접 연결하는 비트 라인 컨택을 포함한다.
반도체 집적 회로 장치, 6F2 레이아웃, 비트 라인 컨택, 컨택 패드-
公开(公告)号：KR1020150088634A
公开(公告)日：2015-08-03
申请号：KR1020140009165
申请日：2014-01-24
Applicant: 삼성전자주식회사
IPC: H01L27/108 , H01L21/8242
Abstract: 본발명의기술적사상은반도체소자및 반도체소자의제조방법에관한것이다. nMOS 영역에는 n형금속층만존재하게하고, pMOS 영역에는 p형금속층만존재하게하여게이트에칭공정을효율성있게하고, 게이트간단차를줄일수 있다. 이를위하여, 기판상에셀 영역, nMOS 영역및 pMOS 영역을포함하고, 상기 nMOS 영역은 n형금속층을포함하고, 상기 pMOS 영역은 p형금속층을포함하고, 상기셀 영역은상기 n형금속층및 상기 p형금속층을포함하지않고, 상기 nMOS 영역은상기 p형금속층을포함하지않고, 상기 pMOS 영역은상기 n형금속층을포함하지않는반도체소자를제공한다.
Abstract translation: 本发明的技术思想涉及半导体器件和半导体器件的制造方法。 n型金属层仅存在于nMOS区域上。 p型金属层仅存在于pMOS区域上。 因此，可以提高栅极蚀刻工艺的效率，并且可以减小栅极之间的阶梯差。 为此，在衬底中形成电池区域，nMOS区域和pMOS区域。 nMOS区域包括n型金属层。 pMOS区域包括p型金属层。 单元区域不包括n型金属层和p型金属层。 nMOS区域不包括p型金属层。 pMOS区域不包括n型金属层。
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公开(公告)号：KR1020160067618A
公开(公告)日：2016-06-14
申请号：KR1020140173231
申请日：2014-12-04
Applicant: 삼성전자주식회사
IPC: H01L29/78
CPC classification number: G11C11/4087 , G11C11/4085 , G11C11/4091 , H01L21/823462 , H01L21/823807 , H01L21/823842 , H01L27/092 , H01L27/0922 , H01L27/10894 , H01L27/10897 , H01L29/7812
Abstract: 저전력으로고속동작을할 수있는트랜지스터를포함하는반도체소자를제공를개시한다. 본발명에따른반도체소자는제1 트랜지스터영역및 제2 트랜지스터영역을가지는반도체기판, 제1 트랜지스터영역에서반도체기판상에형성되는제1 게이트절연막구조물및 제1 게이트전극구조물로구성되는제1 MOSFET, 및제2 트랜지스터영역에서반도체기판상에배치되는 4족화합물반도체층및 4족화합물반도체층상에형성되는제2 게이트절연막구조물및 제2 게이트전극구조물로구성되는제2 MOSFET를포함하며, 제1 게이트절연막및 제2 게이트절연막은각각고유전율(high-k) 절연층을포함한다.
Abstract translation: 公开了一种具有低功耗的晶体管的半导体器件。 半导体器件包括：具有第一晶体管区域和第二晶体管区域的半导体衬底; 由第一栅极绝缘层结构和形成在第一晶体管区域中的半导体衬底上的第一栅电极结构构成的第一MOSFET; 以及第二MOSFET，其由配置在第二晶体管区域的半导体衬底上的IV族化合物半导体层和形成在IV族化合物半导体层上的第二栅极绝缘层结构和第二栅电极结构构成。 第一栅极绝缘层和第二栅极绝缘层中的每一个具有高介电常数（高k）绝缘层。
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公开(公告)号：KR1020160033349A
公开(公告)日：2016-03-28
申请号：KR1020140123777
申请日：2014-09-17
Applicant: 삼성전자주식회사
IPC: G11C11/4091 , G11C11/4094
CPC classification number: G11C11/4091 , G11C5/02 , G11C11/4094 , G11C2207/002 , G11C5/025 , G11C11/4097
Abstract: 비트라인과의연결배선길이의차이에따른배선저항차를최소화또는줄일수 있는반도체메모리장치가개시된다. 반도체메모리장치는복수의메모리셀들에대한센싱동작동안에비트라인과상보비트라인사이의전위차를센싱하는비트라인센스앰프와, 컬럼선택신호에응답하여비트라인및 상보비트라인에나타나는전위를각기로컬센스앰프로전달하는제1,2 컬럼선택게이트들을포함한다. 여기서, 상기제1,2 컬럼선택게이트들은비트라인연결저항차이를보상하기위해서로다른전류구동능력을가지도록구성된다.
Abstract translation: 公开了一种半导体存储器件，其可以最小化或减少由位线的连接布线的长度差引起的布线电阻差。 半导体存储器件包括：位线读出放大器，其在相对于多个存储器单元的感测操作期间感测位线和互补位线之间的电位差; 以及第一和第二列选择门，其独立地将存在于位线和互补位线中的电位发送到本地读出放大器以对应于列选择信号，并且形成为具有不同的电流驱动能力以补偿位线连接 电阻差。
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公开(公告)号：KR1020080097644A
公开(公告)日：2008-11-06
申请号：KR1020070042761
申请日：2007-05-02
Applicant: 삼성전자주식회사
IPC: H01L21/28
CPC classification number: H01L21/76877 , H01L27/10847 , H01L28/90
Abstract: The semiconductor device and a manufacturing method thereof are provided to minimize the electrical resistance of the lower part gun cap and contact plug by improving the overlap margin. The semiconductor device includes conductive constructs formed in the top of the substrate; contact plugs(140) arranged in a matrix direction; the capacitor(160) electrically connected with contact plugs. Contact plugs comprises the first contact plug(141) positioned in the odd-number row and the second contact plug(142) positioned in the even-numbered row. First contact plug and second contact plugs have one side upper side expanded to the different direction.
Abstract translation: 提供半导体器件及其制造方法，以通过改善重叠余量来最小化下部枪帽和接触插塞的电阻。 半导体器件包括形成在衬底顶部的导电结构; 以矩阵方式布置的接触插塞（140） 电容器（160）与接触插头电连接。 接触塞包括位于奇数行中的第一接触插塞（141）和位于偶数行中的第二接触插塞（142）。 第一接触插塞和第二接触插塞具有朝向不同方向扩展的一侧上侧。
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Patent Agency Ranking
公开(公告)号：KR102087078B1
公开(公告)日：2020-03-10
申请号：KR1020130133055
申请日：2013-11-04
Applicant: 삼성전자주식회사
IPC: H01L21/28 , H01L21/8242 , H01L21/336 , H01L27/108
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公开(公告)号：KR1020150051513A
公开(公告)日：2015-05-13
申请号：KR1020130133055
申请日：2013-11-04
Applicant: 삼성전자주식회사
IPC: H01L21/28 , H01L21/8242 , H01L21/336 , H01L27/108
CPC classification number: H01L27/108 , H01L27/10814 , H01L27/10823 , H01L27/10844 , H01L27/10855 , H01L27/10864 , H01L27/10876 , H01L27/10885 , H01L27/10888 , H01L27/10894 , H01L27/12 , H01L27/13 , H01L29/785
Abstract: 반도체소자에서, 기판과접촉되는콘택플러그들이구비된다. 상기콘택플러그들사이의제1 영역의기판상에는상기콘택플러그상부면보다낮은상부면을갖는적어도한 층의절연막패턴이구비된다. 상기절연막패턴상에는, 실리콘산화물보다높은유전율을갖는제1 금속산화막패턴이구비된다. 상기콘택플러그들의측벽과접촉하고, 상기제1 금속산화막패턴상에는제1 금속패턴이구비된다. 상기콘택플러그들및 제1 금속패턴상부면과접하면서연장되는금속라인패턴이구비된다. 상기반도체소자는저저항의배선을포함한다.
Abstract translation: 半导体器件包括接触衬底的接触插塞。 在接触插塞之间的第一区域的衬底上的至少一个绝缘层图案。 绝缘层图案的上表面比接触插塞的上表面低。 在绝缘层图案上形成第一金属氧化物层图案。 第一金属氧化物层图案的介电常数高于氧化硅的介电常数。 在第一金属氧化物层图案上形成第一金属图案。 第一金属图案接触接触塞的侧壁。 金属线图案接触第一金属图案的上侧并延伸。 半导体器件包括具有低电阻的线。
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公开(公告)号：KR1020080096285A
公开(公告)日：2008-10-30
申请号：KR1020070041561
申请日：2007-04-27
Applicant: 삼성전자주식회사
IPC: H01L29/78
CPC classification number: H01L27/0207 , H01L27/105 , H01L27/1052 , H01L27/10855 , H01L27/10876 , H01L27/10882 , H01L27/10885 , H01L27/10888 , H01L27/10891 , H01L29/66621
Abstract: A semiconductor integrated circuit device and a fabricating method thereof are provided to prevent the 2 bit type failure from being generated due to etchant by connecting a bit line and a substrate using a bit line contact. A semiconductor integrated circuit device comprises a substrate(110); a unit active area(114) which is extended to the first direction within the substrate; a first and second gate lines which are formed in order to be extended to the second direction and cross the unit active area; a first junction area formed between the first and second gate lines on the substrate; a first and second access transistors formed in the opposite side of the first junction area; a bit line(170) formed on the substrate toward the third direction; a bit line contact(160) directly connecting the first junction area and the bit line.
Abstract translation: 提供半导体集成电路器件及其制造方法，以通过使用位线接触连接位线和衬底来防止由于蚀刻剂而产生2位类型的故障。 一种半导体集成电路器件，包括衬底（110）; 单元有源区域（114），其在所述衬底内延伸到所述第一方向; 第一和第二栅极线，其被形成为向第二方向延伸并跨过单位有效区域; 形成在基板上的第一和第二栅极线之间的第一结区; 形成在所述第一接合区域的相对侧的第一和第二存取晶体管; 形成在所述基板上朝向所述第三方向的位线（170） 直接连接第一接合区域和位线的位线接触件（160）。
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公开(公告)号：KR1020070048450A
公开(公告)日：2007-05-09
申请号：KR1020050105558
申请日：2005-11-04
Applicant: 삼성전자주식회사
Inventor： 한준
IPC: H01L27/108 , H01L21/8242
CPC classification number: H01L27/10885 , H01L21/823475 , H01L27/10855
Abstract: 스토리지 노드의 하부면과 접촉하는 비트라인 스페이서를 갖는 디램들을 제공한다. 이 디램들은 서브 마이크론 이하의 디자인 룰을 가지고 스토리지 노드 및 비트라인 패턴이 완전히 서로 고립되도록 하는 방안을 제시한다. 이를 위해서, 반도체 기판 상에 인접한 두 개의 랜딩 패드들이 배치된다. 상기 랜딩 패드들에 비트라인 패턴 및 스토리지 노드가 각각 접촉하도록 배치된다. 상기 비트라인 패턴 아래에 비트라인 절연 패턴이 배치된다. 상기 비트라인 패턴의 하부는 비트라인 절연 패턴을 관통하도록 배치된다. 상기 비트라인 패턴, 비트라인 절연 패턴 및 스토리지 노드 사이에 비트라인 스페이서가 배치된다.
디램, 스토리지 노드, 비트라인 패턴, 랜딩 패드.-
公开(公告)号：KR1020140065638A
公开(公告)日：2014-05-30
申请号：KR1020120130948
申请日：2012-11-19
Applicant: 삼성전자주식회사
IPC: H01L21/336 , H01L29/78 , H01L21/265
CPC classification number: H01L21/823418 , H01L21/266 , H01L29/6659
Abstract: A method for fabricating a semiconductor device and a related device comprises preparing a semiconductor substrate having a cell gate pattern on a cell area and a peripheral gate pattern on a peripheral area; forming a photosensitive pattern for exclusively exposing the peripheral area of the semiconductor substrate; forming an LDD area in the peripheral area; forming a sacrificial spacer on sides of the peripheral gate pattern and the photosensitive pattern through a low temperature ALD process; forming a source/drain area in the peripheral area; and removing the sacrificial spacer and the photosensitive pattern.
Abstract translation: 一种制造半导体器件和相关器件的方法包括：制备在单元区域上具有单元栅极图案的半导体衬底和在周边区域上的外围栅极图案; 形成用于专门暴露半导体衬底的周边区域的光敏图案; 在周边区域形成LDD区域; 通过低温ALD工艺在外围栅极图案和感光图案的侧面上形成牺牲隔离物; 在周边区域形成源极/漏极区域; 并去除牺牲隔离物和感光图案。
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