公开(公告)号：KR1020050049170A

公开(公告)日：2005-05-25

申请号：KR1020030083060

申请日：2003-11-21

Applicant: 삼성전자주식회사

Inventor： 정재용

IPC: G06F12/00

Abstract: 본 발명은 특권 모드와 비특권 모드의 서로 다른 수행 모드를 제공하는 운영 체제를 구비한 시스템에서 인터럽트를 처리하기 위한 방법에 있어서, 상기 비특권 모드에서 동작하는 임의의 프로세스로에서 소정의 인터럽트를 처리하기 위한 인터럽트 서비스 루틴(ISR)을 등록하는 과정과, 상기 인터럽트 서비스 루틴(ISR)에 대응되는 인터럽트 발생시 이전 프로세스 작업을 일시 중지하고 상기 등록된 인터럽트 서비스 루틴(ISR)을 수행하도록 하는 과정을 포함함을 특징으로 한다.

公开(公告)号：KR1020040051197A

公开(公告)日：2004-06-18

申请号：KR1020020079083

申请日：2002-12-12

Applicant: 삼성전자주식회사

Inventor： 정재용 ,  임흥수

IPC: G11C29/00

CPC classification number: G11C29/34 ,  G11C8/12 ,  G11C16/04 ,  G11C2029/1204 ,  G11C2029/2602

Abstract: PURPOSE: A flash memory device having a column pre-decoder capable of selecting overall column select transistors and a stress testing method thereof are provided to reduce stress testing time by selecting overall column select transistors and applying a high-voltage to each gate of the transistors to perform a stress testing. CONSTITUTION: A buffer(610) inputs an overall column select signal(AllColSel). Decoders (620,630) decode an output of the buffer(610) and column addresses(ColAdd(0),ColAdd(1),ColAdd(2),ColAdd(3)). Level shifters(202,204,206,208,212,214,216,218) vary a voltage level of each of column select signals(ColSel1(0),ColSel1(1),ColSel1(2),ColSel1(3),ColSel2(0),ColSel2(1),ColSel2(2),ColSel2(3)) connected to gates of column select transistors in response to outputs of the decoders(620,630). The column select signals(ColSel1(0),ColSel1(1),ColSel1(2),ColSel1(3),ColSel2(0),ColSel2(1),ColSel2(2),ColSel2(3)) are applied in a high-voltage in response to the overall column select signal(AllColSel) upon a stress testing.

Abstract translation: 目的：提供具有能够选择总体列选择晶体管的列预解码器的闪存器件及其应力测试方法，以通过选择总体列选择晶体管并向晶体管的每个栅极施加高电压来减少压力测试时间 进行压力测试。 构成：缓冲器（610）输入整体列选择信号（AllColSel）。 解码器（620,630）解码缓冲器（610）和列地址（ColAdd（0），ColAdd（1），ColAdd（2），ColAdd（3））的输出。 电平移位器（202,204,206,208,212,214,216,218）改变列选择信号（ColSel1（0），ColSel1（1），ColSel1（2），ColSel1（3），ColSel2（0），ColSel2（1），ColSel2（2） ，ColSel2（3）），其响应于解码器（620,630）的输出而连接到列选择晶体管的栅极。 柱选择信号（ColSel1（0），ColSel1（1），ColSel1（2），ColSel1（3），ColSel2（0），ColSel2（1），ColSel2（2），ColSel2（3） - 在应力测试时响应于整体色谱柱选择信号（AllColSel）的电压。

公开(公告)号：KR100399365B1

公开(公告)日：2003-09-26

申请号：KR1020000073031

申请日：2000-12-04

Applicant: 삼성전자주식회사

Inventor： 정재용 ,  이성수

IPC: G11C16/02

CPC classification number: G11C29/44 ,  G11C29/40

Abstract: A nonvolatile semiconductor memory device has a special test mode and circuitry for counting its own fail bits. During the test mode, test data is stored in the memory, and also in a special expected data buffer. The test data stored in the memory cells are then compared to that stored in the expected data buffer. Where there is no correspondence, fail bits are detected. The lack of correspondence is registered, counted, and output to a data output buffer block.

Abstract translation: 非易失性半导体存储器件具有特殊的测试模式和用于对其自身的故障位进行计数的电路。 在测试模式下，测试数据存储在内存中，也存储在特殊的预期数据缓冲区中。 然后将存储在存储器单元中的测试数据与存储在预期数据缓冲器中的测试数据进行比较。 在没有对应关系的情况下，检测到失败位。 对应关系的缺失被注册，计数并输出到数据输出缓冲块。

公开(公告)号：KR100389867B1

公开(公告)日：2003-07-04

申请号：KR1020010031124

申请日：2001-06-04

Applicant: 삼성전자주식회사

Inventor： 김범수 ,  조유근 ,  민상렬 ,  노삼혁 ,  이귀영 ,  김종민 ,  인지현 ,  정재용 ,  이동희 ,  김제성 ,  최종무

IPC: G06F12/00

CPC classification number: G06F12/0246 ,  G06F3/0679 ,  G06F13/4239 ,  G06F2212/2022 ,  G06F2212/7203

Abstract: A flash memory management method is provided. According to the method, when a request to write the predetermined data to a page to which data has been written is made, the predetermined data is written to a log block corresponding to a data block containing the page. When a request to write the predetermined data to the page again is received, the predetermined data is written to an empty free page in the log block. Even if the same page is requested to be continuously written to, the management method allows this to be processed in one log block, thereby improving the effectiveness in the use of flash memory resources.

Abstract translation: 提供了一种闪存管理方法。 根据该方法，当向写入了数据的页面写入预定数据的请求被写入时，预定数据被写入与包含该页面的数据块相对应的日志块。 当接收到再次向页面写入预定数据的请求时，预定数据被写入日志块中的空闲空闲页面。 即使请求连续写入同一页面，管理方法也可以在一个日志块中处理，从而提高使用闪存资源的效率。

公开(公告)号：KR100385229B1

公开(公告)日：2003-05-27

申请号：KR1020000076375

申请日：2000-12-14

Applicant: 삼성전자주식회사

Inventor： 정재용 ,  이성수

IPC: G11C16/12

CPC classification number: G11C16/3427 ,  G11C16/0483 ,  G11C16/10 ,  G11C16/3418

Abstract: Disclosed is a non-volatile semiconductor memory device including a circuit for controlling potentials of select lines and word lines in accordance with bit line setup, string select line setup, program and discharge periods of a program cycle. The control circuit biases a string select line to a power supply voltage during the bit line setup period in the program cycle, and to a voltage between the power supply voltage and ground voltage during the string select line setup and the program periods. According to the string select line control scheme, program disturb due to a noise voltage induced at a string select line when a program voltage is applied to a word line adjacent to the string select line is prevented.

Abstract translation: 公开了一种非易失性半导体存储器件，包括用于根据位线设置，串选择线设置，编程周期的编程和放电周期来控制选择线和字线的电位的电路。 控制电路在编程周期中的位线设置时段期间将串选择线偏置为电源电压，并且在串选择线设置期间和编程时段期间将串选择线偏置到电源电压和地电压之间的电压。 根据串行选择线控制方案，防止了当编程电压被施加到与串选择线相邻的字线时由于在串选择线处感应的噪声电压而导致的编程干扰。

公开(公告)号：KR1020010003221A

公开(公告)日：2001-01-15

申请号：KR1019990023427

申请日：1999-06-22

Applicant: 삼성전자주식회사

Inventor： 정재용

IPC: G11C16/00

CPC classification number: G11C16/08

Abstract: PURPOSE: A NAND flash memory device and a method for programming are provided to minimize a substrate voltage bouncing to prevent an under program and a program disturbance. CONSTITUTION: A nonvolatile memory device includes a plurality of memory blocks, a plurality of block selecting control circuits(20_1-20_i), and a controller(100). The plurality of memory blocks includes a plurality of memory cells which each are arranged with a matrix form of rows and columns. The plurality of block selecting control circuits correspond to the memory blocks and respectively connect the rows of a corresponding memory block to corresponding driving lines during a program cycle. The controller controls the block selecting control circuits so that each row of the memory blocks is connected to the corresponding driving lines during a bit line set up period and a recovery period. Each row of the memory blocks is set up with a predetermined voltage during the bit line set up period of the program cycle.

Abstract translation: 目的：提供NAND闪速存储器件和编程方法以最小化衬底电压跳动以防止程序和程序干扰。 构成：非易失性存储装置包括多个存储块，多个块选择控制电路（20_1-20_i）和控制器（100）。 多个存储块包括多个存储单元，每个存储单元以行和列的矩阵形式排列。 多个块选择控制电路对应于存储块，并且在编程周期期间分别将对应的存储块的行连接到相应的驱动线。 控制器控制块选择控制电路，使得每一行的存储块在位线建立周期和恢复周期期间连接到相应的驱动线。 在编程周期的位线建立期间，存储器块的每一行都被设定为预定的电压。

公开(公告)号：KR1019980055054A

公开(公告)日：1998-09-25

申请号：KR1019960074260

申请日：1996-12-27

Applicant: 삼성전자주식회사

Inventor： 정재용

IPC: H01L21/02

Abstract: 종형의 튜브 하측에서 다수개의 웨이퍼를 장착한 보트의 하측 부위를 받쳐 지지하며 승· 하강시켜 투입하거나 빼내도록 하는 반도체설비의 보트 지지장치에 관한 것이다.
본 발명은 상측 중심 부위에 다수개의 웨이퍼가 장착되는 보트를 받쳐 지지하며, 제조설비의 일측에 승· 하강 가능하게 설치되어 상기 보트를 승· 하강시키도록 하는 플랜지를 포함한 반도체설비의 보트 지지장치에 있어서, 상기 플랜지에 보트의 수평 상태를 확인하도록 하는 수평상태 감지장치가 착탈 가능하게 설치됨을 특징으로 한다.
따라서, 본 발명에 의하면, 보트의 수평상태를 수시로 확인하게 됨에 따라 공정가스가 웨이퍼상에서 균일하게 반응하게 되고, 승· 하강시 웨이퍼의 이탈을 예방하게 됨에 따라 웨이퍼의 손상 및 깨짐 현상을 방지하게 되는 효과가 있다.

公开(公告)号：KR20210017291A

公开(公告)日：2021-02-17

申请号：KR20190096325

申请日：2019-08-07

Applicant: 삼성전자주식회사

Inventor： 문귀연 ,  신범규 ,  정재용

IPC: G11C16/10 ,  G11C7/10 ,  G11C8/06 ,  G11C16/04 ,  G11C16/26

Abstract: 본개시의기술적사상에따른비휘발성메모리장치는, 컨트롤러로부터클럭신호를수신하도록구성된클럭핀, 컨트롤러로부터클럭신호에동기화된커맨드및 어드레스를수신하도록구성된제1 입출력핀, 컨트롤러로부터클럭신호에동기화된데이터를수신하도록구성된제2 입출력핀, 제1 동작속도로동작하며제1 입출력핀을통해수신된커맨드및 어드레스를버퍼링하는커맨드/어드레스버퍼, 복수의메모리셀들을포함하는메모리셀 어레이, 그리고커맨드/어드레스버퍼에버퍼링된커맨드및 어드레스를기초로복수의메모리셀들에대한동작을제어하도록구성된제어로직을포함한다.

公开(公告)号：KR101923157B1

公开(公告)日：2018-11-28

申请号：KR1020120017986

申请日：2012-02-22

Applicant: 삼성전자주식회사

Inventor： 김승범 ,  정재용 ,  박기태

IPC: G11C16/34 ,  G11C16/10

CPC classification number: G06F12/0246 ,  G06F11/1068 ,  G11C7/1006 ,  G11C11/5628 ,  G11C16/10 ,  G11C2211/5641

Abstract: 여기에는버퍼프로그램동작을통해 1-비트데이터가저장되는제 1 데이터영역과메인프로그램동작을통해 3-비트데이터가저장되는제 2 데이터영역을갖는불 휘발성메모리장치및; 상기불 휘발성메모리장치를제어하는메모리제어기를포함하는메모리시스템의동작방법이개시되며, 동작방법은상기제 1 데이터영역과상기제 2 데이터영역에저장된데이터를이용한메인프로그램동작이요구되는지의여부를판별하고; 상기제 1 데이터영역과상기제 2 데이터영역에저장된데이터를이용한메인프로그램동작이요구될때, 복수의메인프로그램방식들에따른상기요구된메인프로그램동작의성능을나타내는값들을계산하고; 상기계산된값들에의거하여상기복수의메인프로그램방식들중 어느하나를선택하고; 상기선택된메인프로그램방식에따라상기요구된메인프로그램동작을수행하도록상기불 휘발성메모리장치를제어하는것을포함한다.

公开(公告)号：KR101845509B1

公开(公告)日：2018-04-05

申请号：KR1020110101434

申请日：2011-10-05

Applicant: 삼성전자주식회사

Inventor： 박상수 ,  정재용

IPC: G11C16/12

CPC classification number: G11C11/5628 ,  G11C16/0483 ,  G11C16/10 ,  G11C16/12

Abstract: 비휘발성메모리장치및 이의프로그램방법이개시된다. 본발명의실시예에따른비휘발성메모리장치의프로그램방법은, 제1 프로그램상태내지제n 프로그램상태중 적어도하나이상의대응되는프로그램상태로메모리셀을프로그램하기위한제1 프로그램펄스및 제2 프로그램펄스를, 순차적으로인가하는비휘발성메모리장치의프로그램방법으로, 상기제1 프로그램상태내지상기제n 프로그램상태로프로그램하고자하는메모리셀이연결되는비트라인에인히빗(inhibit) 전압을인가하지아니하고상기제1 프로그램펄스를인가하는단계; 상기제1 프로그램상태내지상기제n 프로그램상태중 상기제1 프로그램펄스에대응되는프로그램상태로프로그램하고자하는메모리셀이연결되는비트라인에상기인히빗전압을인가하는단계; 및상기제2 프로그램펄스를인가하는단계를구비한다.

Abstract translation: 公开了一种非易失性存储器件及其编程方法。 根据本发明，包括实施例的用于非易失性存储装置的编程方法：第一编程脉冲施加到存储单元的第一编程状态的状态中的至少一个对应的节目的状态编程到第n程序和第二编程脉冲 并且在不施加禁止电压的情况下，将禁止电压施加到将要编程的存储单元从第一编程状态编程到第n编程状态的位线， 应用程序脉冲; 施加第一编程状态到sanggiin在存储器单元的位线hibit电压是连接到所述第n编程状态到编程到对应于所述第一编程脉冲的编程状态; 并应用第二个程序脉冲。