公开(公告)号：KR1020090096155A

公开(公告)日：2009-09-10

申请号：KR1020080021567

申请日：2008-03-07

Applicant: 삼성전자주식회사

Inventor： 김선일 ,  박영수 ,  송이헌 ,  김창정 ,  박재철 ,  김상욱

IPC: H01L29/786 ,  H01L21/336 ,  H01L29/78 ,  G02F1/136

CPC classification number: H01L29/7869 ,  H01L29/78696

Abstract: A transistor is provided to control threshold voltage of a channel layer by adjusting the threshold voltage of the channel layer with an insertion layer without the carrier concentration of the channel layer. In a transistor, a source and a drain are contacted with both ends of a channel layer(C1). A gate electrode(G1) is separated from the channel layer, and a gate isolation layer(GI1) is equipped between the channel layer and the gate electrode. The channel layer and insertion layer having different work functions are equipped between the channel layer and gate isolation layer. A channel layer is a oxide semiconductor layer, and an energy band gap of the insertion layer is greater than that of the channel layer.

Abstract translation: 提供晶体管以通过利用插入层调整沟道层的阈值电压而不使沟道层的载流子浓度来控制沟道层的阈值电压。 在晶体管中，源极和漏极与沟道层（C1）的两端接触。 栅极电极（G1）与沟道层分离，栅极隔离层（GI1）配置在沟道层和栅电极之间。 具有不同功函数的沟道层和插入层配置在沟道层和栅极隔离层之间。 沟道层是氧化物半导体层，插入层的能带隙大于沟道层的能带隙。

公开(公告)号：KR1020080088284A

公开(公告)日：2008-10-02

申请号：KR1020070031087

申请日：2007-03-29

Applicant: 삼성전자주식회사

Inventor： 김선일 ,  진영구 ,  송이헌 ,  박영수 ,  강동훈 ,  김창정 ,  박재철

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L21/28282 ,  B82Y10/00 ,  H01L21/28273 ,  H01L27/11521 ,  H01L27/11568 ,  H01L29/42324 ,  H01L29/4234 ,  H01L29/7881 ,  H01L29/792 ,  H01L21/76826

Abstract: A flash memory device is provided to eliminate an additional doping process for forming a channel by using a channel supply layer including a ZnO-containing material and a GaInZnO-containing material. A flash memory device includes a gate structure(20) which is formed on a substrate(11). The flash memory device includes a charge supply layer(13) having a ZnO-based material. The ZnO-based material is formed between the substrate and the gate structure or on the gate structure. The charge supply layer includes a material including ZnO or GaInZnO. The charge supply layer is made of a material including a(In2O3)b(Ga2O3)c(ZnO) where a, b, and c are real numbers satisfying conditions of a>=0, b>=0, c>=0.

Abstract translation: 提供闪速存储器件以通过使用包含含ZnO材料和含GaInZnO的材料的沟道供应层来消除用于形成沟道的附加掺杂工艺。 闪存器件包括形成在衬底（11）上的栅极结构（20）。 闪存器件包括具有ZnO基材料的电荷供给层（13）。 ZnO基材料形成在基板和栅极结构之间或栅极结构上。 电荷供给层包括包含ZnO或GaInZnO的材料。 电荷供给层由包括（In 2 O 3）b（Ga 2 O 3）c（ZnO）的材料制成，其中a，b和c是满足条件a> = 0，b> = 0，c> = 0的实数。

公开(公告)号：KR1020080074515A

公开(公告)日：2008-08-13

申请号：KR1020070013747

申请日：2007-02-09

Applicant: 삼성전자주식회사

Inventor： 김선일 ,  박영수 ,  박재철

IPC: H01L29/786

CPC classification number: H01L29/7869 ,  H01L29/78696

Abstract: A thin film transistor is provided to prevent the characteristic of a channel layer from being deteriorated by plasma by including a channel layer of a dual layer in which the upper layer of the channel layer is lower in carrier density than the lower layer of the channel layer. A gate electrode(140) and a channel layer(110) are formed at both sides of a gate insulation layer. A source electrode(120a) and a drain electrode(120b) respectively come in contact with both ends of the channel layer. The channel layer has a structure of a dual layer in which the upper layer(20) of the channel layer has a lower carrier density than the lower layer(10) of the channel layer. The channel layer can be made of a ZnO-based material. Carrier acceptor can be doped into the upper layer of the channel layer so that the upper layer has higher electric resistance than the lower layer of the channel layer.

Abstract translation: 提供一种薄膜晶体管，以通过包括沟道层的上层在载流子密度中比通道层的下层更低的双层的沟道层来防止沟道层的特性劣化 。 在栅极绝缘层的两侧形成栅电极（140）和沟道层（110）。 源电极（120a）和漏电极（120b）分别与沟道层的两端接触。 沟道层具有双层结构，其中沟道层的上层（20）具有比沟道层的下层（10）更低的载流子密度。 沟道层可以由ZnO基材料制成。 载流子受体可以掺杂到沟道层的上层中，使得上层具有比沟道层的下层更高的电阻。

公开(公告)号：KR1020060093572A

公开(公告)日：2006-08-25

申请号：KR1020050014652

申请日：2005-02-22

Applicant: 삼성전자주식회사

Inventor： 남경완 ,  박재철

IPC: H04L9/06

CPC classification number: G11C8/16 ,  G11C8/18 ,  G11C8/20

Abstract: 본 발명에 따른 RC4 알고리즘을 하드웨어로 구현한 보안 알고리즘 회로 및 데이터 암호화 방법에 관한 것이다. 본 발명에 따른 보안 알고리즘 회로는 S박스, 읽기 제어 로직, 레지스터, 그리고 쓰기 제어 로직을 포함한다. 상기 S박스는 제 1 및 제 2 포트를 가지며, 하나의 클록 신호에 응답하여 제 1 포트를 통해 데이터를 출력하고, 동시에 제 2 포트를 통해 데이터를 입력받는다. 상기 읽기 제어 로직은 상기 제 1 포트에 연결되며, 상기 S박스의 읽기 동작을 제어한다. 상기 레지스터는 상기 읽기 제어 로직에서 출력된 어드레스 및 상기 S박스에서 출력된 데이터를 저장한다. 상기 쓰기 제어 로직은 상기 레지스터에 저장된 어드레스 및 데이터를 입력받고, 상기 S박스의 쓰기 동작을 제어한다. 본 발명에 따른 보안 알고리즘 회로는 읽기 제어 로직과 쓰기 제어 로직을 따로 구비하고 있기 때문에 보안 알고리즘의 설계가 용이하며, 듀얼 포트 에스램을 사용하여 파이프 라인 방식으로 동작하기 때문에 종래에 비해 클록수를 줄일 수 있다.

公开(公告)号：KR1019950010155A

公开(公告)日：1995-04-26

申请号：KR1019930018356

申请日：1993-09-13

Applicant: 삼성전자주식회사

Inventor： 남상봉 ,  박재철

IPC: H01M10/00

Abstract: 2차전지의 음극 제조방법 및 이를 갖는 2차전지가 개시된다. Ti+Ni을 적어도 40 원자% 이상 함유한 수소저장합금을 분쇄하고 기판상에 충전하는 단계를 포함하는 2차전지의 음극 제조방법에 있어서, 상기 수소저장합금을 700 내지 1350℃ 온도 범위에서 1 내지 80시간 동안 열처리하는 단계, 및 상기 열처리한 수소저장합금을 분쇄한 다음에 슬러리로 제조하여 기판상에 충전하고 압착하는 단계를 포함하는 2차전지의 음극 제조방법에 따라 제조된 음극을 갖는 2차전지의 내압 특성 및 내구성이 향상되고 급속충방전이 가능하게 된 우수한 것이다.

公开(公告)号：KR101964891B1

公开(公告)日：2019-08-07

申请号：KR1020130009452

申请日：2013-01-28

Applicant: 삼성전자주식회사

Inventor： 박재철 ,  김영 ,  이채훈 ,  전용우 ,  김창정

IPC: A61B6/12 ,  G01T1/208

公开(公告)号：KR101814603B1

公开(公告)日：2018-01-05

申请号：KR1020110058639

申请日：2011-06-16

Applicant: 삼성전자주식회사 ,  삼성디스플레이 주식회사

Inventor： 박재철 ,  김영 ,  김창정

IPC: A61B6/03 ,  G01T1/161 ,  H01L31/101

CPC classification number: H01L27/14609 ,  A61B6/037 ,  G01T1/2006 ,  G01T1/2018 ,  G01T1/208 ,  H01L27/14618 ,  H01L27/14663 ,  H01L2924/0002 ,  H04N5/3698 ,  H01L2924/00

Abstract: 에너지해상도가개선된픽셀소자가제공된다. 이를위해본 발명은, 적어도하나의포토다이오드, 및포토다이오드에전압을공급하며, 전압저장유닛및 전압조절유닛을포함하는, 적어도하나의전압공급유닛을포함하고, 프리차지모드에서, 전압저장유닛은포토다이오드의애노드와연결되어제1 애노드전압을저장하고, 센싱모드에서, 전압조절유닛은포토다이오드의애노드의제2 애노드전압을전압저장유닛에저장된제1 애노드전압과동일하게조절하는것을특징으로하는픽셀소자를개시한다.

公开(公告)号：KR1020170136409A

公开(公告)日：2017-12-11

申请号：KR1020160144663

申请日：2016-11-01

Applicant: 삼성전자주식회사

Inventor： 이헌수 ,  박재철 ,  신종훈 ,  정영진 ,  최홍묵

IPC: G06F21/79 ,  G06F12/08

Abstract: 본발명의컴퓨팅시스템은성능저하를최소로하기위해, 암호화되는 Data와암호화되지않는데이터의이동경로를완전히분리하고, 이를위해, 주소공간상에가상의보안메모리를만들고 CPU가그 가상보안메모리에데이터를쓰면하드웨어가자동으로데이터를암호화하여 DRAM의지정된영역에저장하고, CPU가데이터를읽으면자동으로 DRAM의지정된영역에서읽어서복호화하여 CPU에전달할수 있다. 이로써, 전체시스템성능에는영향을주지않으면서, 일부데이터만암호화로보호할수 있다.

Abstract translation: 为了使性能下降最小化，本发明的计算系统将加密数据的路径与未加密数据的路径完全分开，从而在地址空间上创建安全存储器， 硬件自动加密数据并将其存储在DRAM的指定区域，当CPU读取数据时，它可以自动从DRAM的指定区域读取数据，并将其解密并传送到CPU。 这允许一些数据通过加密来保护而不影响整体系统性能。

公开(公告)号：KR101761817B1

公开(公告)日：2017-07-26

申请号：KR1020110019646

申请日：2011-03-04

Applicant: 삼성전자주식회사

Inventor： 김상욱 ,  김창정 ,  박재철 ,  김선일

IPC: H01L31/08 ,  G01T1/24 ,  H01L27/146 ,  G01N23/04

CPC classification number: H01L27/14676 ,  H01L27/14618 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 대면적엑스선검출기개시된다. 개시된대면적엑스선검출기는, 인쇄회로기판에배치된복수의칩과, 상기각 칩에대응되게그 위에배치된복수의픽셀전극과, 상기복수의픽셀전극과상기복수의픽셀패드를전기적으로연결하는재분배층을구비한다. 상기재분배층상에서상기칩의핀패드가형성된이면상에형성된복수의제1전극패드와, 상기제1전극패드및 상기제2전극핀패드를전기적으로연결하는와이어를포함한다. . 상기와이어는칩들사이의갭에배치된다.

Abstract translation: 大面积X射线探测器启动。 它公开了一种大面积的X射线检测器，设置在印刷电路板上的芯片，所述多个和所述对应于每个芯片中的多个设置在其上的像素电极，并且所述多个像素电极和电连接所述多个像素垫的 重新分配层。 以及用于电连接的第一多个电极焊盘，所述第一电极焊盘和在销侧形成形成在再分布层上的芯片的销垫的第二电极焊盘的线。 。 导线布置在芯片之间的间隙中。

公开(公告)号：KR101678671B1

公开(公告)日：2016-11-22

申请号：KR1020100029982

申请日：2010-04-01

Applicant: 삼성전자주식회사

Inventor： 김상욱 ,  박재철 ,  김선일 ,  김창정

IPC: H01L31/115

CPC classification number: G01T1/242 ,  H01L31/085

Abstract: 이중포토컨덕터를구비한엑스선검출기가개시된다. 개시된이중포토컨덕터를구비한엑스선검출기는, 엑스선이입사되는제1 포토컨덕터층과, 제1 포토컨덕터층을통과한엑스선이입사되는제2 포토컨덕터층을포함한다. 제1 포토컨덕터층과제2 포토컨덕트층은탠덤구조로이루어져있다. 제1 포토컨덕터층은저 에너지대역의엑스선을흡수하는실리콘으로이루어지며, 제2 포토컨덕터층은실리콘보다높은에너지대역의엑스선을흡수하는물질로형성된다.