公开(公告)号：KR100408753B1

公开(公告)日：2003-12-11

申请号：KR1020020003573

申请日：2002-01-22

Applicant: 학교법인 포항공과대학교 ,  삼성전자주식회사

Inventor： 박홍준 ,  손영수

IPC: H03L7/00

CPC classification number: H04L25/03878 ,  H03K5/086

Abstract: A receiver performs on data to clock skew compensation by compensating ISI between signals, the ISI being caused by a bandwidth limitation generated in case of chip-to-chip communications in a digital system. A problem of an attenuation of a high frequency signal may occur due to an attenuation in a channel in case of a transmission of a signal at a high speed in the digital system. Therefore there is a limitation in transmitting data at a high speed. The receiver provides a circuit for applying an equalizing technology at the terminal of the receiver. And by compensating for the attenuation of a high frequency component of the signal by using the circuit, the transmission of a signal at a high speed is realized by over-sampling the signal and compensating the data to clock skew.

Abstract translation: 接收机通过补偿信号之间的ISI来对数据执行时钟偏移补偿，ISI是由在数字系统中芯片间通信情况下产生的带宽限制引起的。 在数字系统中以高速传输信号的情况下，由于信道中的衰减可能出现高频信号衰减的问题。 因此在高速传输数据方面存在限制。 接收机提供了一个在接收机终端应用均衡技术的电路。 并且通过使用该电路补偿信号的高频分量的衰减，通过对信号进行过采样并且将数据补偿为时钟偏斜来实现高速信号的传输。

公开(公告)号：KR100377064B1

公开(公告)日：2003-06-02

申请号：KR1019950007824

申请日：1995-04-04

Applicant: 학교법인 포항공과대학교

Inventor： 박홍준 ,  심재윤

IPC: H03F3/187

Abstract: PURPOSE: A fully differential folded cascode CMOS OP amplifier having an adaptive bias circuit and a common mode feedback circuit are provided to form a high-speed OP amplifier by using a digital CMOS process. CONSTITUTION: A common mode detector provides an output voltage signal proportional to a common mode voltage which is extracted by a common mode reference signal in response to the first input signal, the second input signal, and a common mode reference voltage. The common mode detector includes a plurality of nMOS input terminal differential amplifiers(82,84), a plurality of pMOS input terminal differential amplifier(86,88), and a push-pull CMOS amplifier. The nMOS input terminal differential amplifiers and the pMOS input terminal differential amplifier are used for providing the first and the second current outputs proportional to the common mode voltage. The push-pull CMOS amplifier is used for converting the first and the second current outputs to output voltage signals.

公开(公告)号：KR1020020096092A

公开(公告)日：2002-12-31

申请号：KR1020010034136

申请日：2001-06-16

Applicant: 학교법인 포항공과대학교

Inventor： 박홍준 ,  손영수 ,  박진석

IPC: H03K19/00

Abstract: PURPOSE: A CMOS full-swing output driving circuit using an on-chip capacitor is provided to shorten a switching time and reduce switching noise by using charges of an on-chip capacitor. CONSTITUTION: A CMOS full-swing output driving circuit(300) is formed with an input portion(310), a capacitor charging/discharging portion(320), and a main driving portion(330). The input portion(310) receives an input signal(IN) and generates the first and the second driving signals(d,db). The first driving signal(d) is not inverted by the input signal(IN). The second driving signal(db) is inverted by the input signal(IN). The capacitor charging/discharging portion(320) receives the first and the second driving signals(d,db) and charges or discharges capacitors(C1,C2). The main driving portion(330) receives the first driving signal(d) from the input portion(310) and charges from the capacitor charging/discharging portion(320) and outputs an output signal(OUT) to an output terminal(OUT1).

Abstract translation: 目的：提供使用片上电容器的CMOS全摆幅输出驱动电路，通过使用片上电容器的电荷来缩短开关时间并降低开关噪声。 构成：CMOS全摆幅输出驱动电路（300）形成有输入部分（310），电容器充电/放电部分（320）和主驱动部分（330）。 输入部分（310）接收输入信号（IN）并产生第一和第二驱动信号（d，db）。 第一驱动信号（d）不被输入信号（IN）反转。 第二驱动信号（db）由输入信号（IN）反相。 电容器充电/放电部分（320）接收第一和第二驱动信号（d，db）并对电容器（C1，C2）进行充电或放电。 主驱动部分（330）从输入部分（310）接收第一驱动信号（d）并从电容器充电/放电部分（320）充电，并将输出信号（OUT）输出到输出端（OUT1）。

公开(公告)号：KR1020020040937A

公开(公告)日：2002-05-31

申请号：KR1020000070631

申请日：2000-11-25

Applicant: 학교법인 포항공과대학교

Inventor： 박홍준 ,  이상훈

IPC: G06F7/52

CPC classification number: G06F7/5336 ,  G06F7/4824

Abstract: PURPOSE: A device and method for a digital multiplication adopting a surplus binary number calculation is provided to decrease an increment of a hardware by applying a surplus binary number calculation to a partial product creation. CONSTITUTION: In a digital multiplication device for multiplying two number('X' and 'Y') using 2k binary number system, a data conversion unit(10) performs a data conversion by converting the 'Y' of m-bit into 'D'(= Dm/k-1 Dm/k-2 ... Di ... D1 D0) of m/k digit. A partial product calculation unit(12) converts each digit Di of the converted 'Y' into a combination of coefficients of a basic multiple, multiplies the converted combination by the 'X', and outputs the multiplied result as a partial product of a surplus binary number form. A surplus binary number adding unit(14) adds the partial products with respect to all digits of the converted 'Y'. An RB(Redundant Binary)-NB(Normal Binary) conversion unit(16) converts the added result of the surplus binary number form into a general binary number form and outputs the converted result of a general binary number form as a multiplying result of the two numbers.

Abstract translation: 目的：提供一种采用剩余二进制数计算的数字乘法的装置和方法，通过对部分乘积创建应用过剩二进制数计算来减少硬件的增量。 构成：在使用2k二进制数系统将两个数字（'X'和'Y'）相乘的数字乘法装置中，数据转换单元（10）通过将m位的“Y”转换为“D”来进行数据转换 '（= Dm / k-1 Dm / k-2 ... Di ... D1 D0）。 部分乘积计算单元（12）将转换的“Y”的每个数字Di转换为基本倍数的系数的组合，将转换的组合乘以“X”，并将乘法结果作为剩余的部分乘积输出 二进制数形式。 剩余二进制数加法单元（14）相对于所转换的“Y”的全部数字添加部分乘积。 RB（冗余二进制）-NB（正常二进制）转换单元（16）将剩余二进制数形式的相加结果转换成通用二进制数形式，并将通用二进制数形式的转换结果输出为 两个数字。

公开(公告)号：KR1020010002870A

公开(公告)日：2001-01-15

申请号：KR1019990022914

申请日：1999-06-18

Applicant: 학교법인 포항공과대학교

Inventor： 박홍준 ,  김진천

IPC: H03K3/356

Abstract: PURPOSE: A circuit for driving a complementary gate-source clock and a flipflop using the circuit are provided to reduce power consumption and decrease a delay time by a half swing. CONSTITUTION: Clocks having a swing width of VDD/2 are fed to each gate and each source of an NMOS transistor(21) and PMOS transistors(41,42). A gate-source of a transistor in a flipflop is complementary and simultaneously driven with the clock having different phases at 180degrees. Thereby, power consumption is reduced and the same delay time is maintained as a completely swung clock.

Abstract translation: 目的：提供用于驱动互补栅极时钟和使用该电路的触发器的电路，以减少功耗并将延迟时间减少一半。 构成：摆动宽度为VDD / 2的时钟馈送到NMOS晶体管（21）和PMOS晶体管（41,42）的每个栅极和每个源极。 触发器中的晶体管的栅极源是互补的，并且同时由具有不同相位的时钟以180度驱动。 因此，功率消耗减少，并且相同的延迟时间被保持为完全摆动的时钟。

公开(公告)号：KR1019960039601A

公开(公告)日：1996-11-25

申请号：KR1019950007824

申请日：1995-04-04

Applicant: 학교법인 포항공과대학교

Inventor： 박홍준 ,  심재윤

IPC: H03F3/187

Abstract: 본 발명의 새로운 적응 바이어스 회로 및 공통 모드 궤한 회로를 이용한 차동 폴디드 캐스코드 CMOS OP AMP 장치는 종래의 폴디드 캐스코드 CMOS OP AMP 회로에 부착가능한 적응 바이어스 회로를 제안하여 직류 전력 소모 및 직류 전압 이득을 크게 유지하면서도 슬루속도를 크게 증가시켜 OP AMP 장치의 고속 동작을 실현할 수 있고, 공통 모드 궤한 회로의 입력 전압의 범위를 크게 함으로써 전체 OP AMP 장치의 선형 출력 전압 범위를 극대화할 수 있으며, 또한 문턱 전압이 큰 디지털 CMOS 공정을 이용하여 4V 이하의 단일 공급 전압에서도 직류 전압 이득이 매우 크고 빠른 안정 시간을 갖도록 함으로써 저전압용 디지털 회로와 함께 동일 집적회로 칩상에 아나로그 신호 처리용 CMOS OP AMP 회로를 추가할 수 있도록 한 것이다.

公开(公告)号：KR1020070006487A

公开(公告)日：2007-01-11

申请号：KR1020050061863

申请日：2005-07-08

Applicant: 삼성전자주식회사 ,  학교법인 포항공과대학교

Inventor： 이호영 ,  유용상 ,  박홍준 ,  배준현 ,  장영찬

IPC: H03M13/00 ,  H03M7/16 ,  H03M1/12

CPC classification number: H03M1/0809 ,  H03M1/365

Abstract: A bubble error rejecter, an analog digital converter including the same, and a method for rejecting a bubble error are provided to consider many codes when a thermometer code is corrected, by removing a bubble error through a plurality of voting parts. In a bubble error rejector, a primary voting part(260) outputs a plurality of primary correction codes by voting more than three adjacent first thermometer codes which are directly generated from an output signal of free amplifiers. A pair of secondary voting units(270,280) output a plurality of secondary correction codes by voting a plurality of secondary thermometer codes which is generated by interpolating the output signals of the free amplifiers.

Abstract translation: 提供气泡误差拒绝器，包括其的模拟数字转换器和用于拒绝气泡误差的方法，以通过通过多个投票部件去除气泡误差来考虑温度计代码被校正时的许多代码。 在气泡误差排出器中，主要投票部分（260）通过从自由放大器的输出信号直接产生的三个以上相邻的第一温度计代码投票来输出多个主要校正码。 一对二次投票单元（270,280）通过投票通过内插自由放大器的输出信号而产生的多个二次温度计代码来输出多个二次校正码。

公开(公告)号：KR100603179B1

公开(公告)日：2006-07-20

申请号：KR1020040062076

申请日：2004-08-06

Applicant: 학교법인 포항공과대학교

Inventor： 장영찬 ,  박홍준

IPC: G11C8/00 ,  G11C7/22 ,  G11C7/00

Abstract: 본 발명은 펄스 폭 제어 과정에서 입력 신호의 위상 정보를 일정하게 유지시키고, 디지털 방식을 이용하여 보정하는 펄스 폭 제어 루프 회로에 관한 것이다.
본 발명에 의한 디지털 방식의 펄스 폭 제어 루프 회로는 입력 클럭 신호(ck_A)의 펄스 폭을 조절하면서 클럭 신호를 발생시키는 클럭 발생기; 상기 클럭 발생기로부터 출력된 클럭 신호(ck_C)와 출력 구동 클럭(clk_out) 사이에 위치하여 출력에 큰 커패시터 부하를 구동시키는 클럭 구동부; 상기 입력 클럭 신호(ck_A)와 상기 출력 구동 클럭 신호(clk_out)의 펄스 폭 정보를 각각 측정하고 비교하여 이를 디지털 코드로 변환하여 펄스 폭 정보를 출력하는 펄스 폭 비교기; 및 상기 입력 클럭 신호(ck_A)와 상기 출력 구동 클럭 신호(clk_out)의 펄스 폭이 동일해 지도록 상기 입력 클럭 신호(ck_A)보다 소정시간 지연된 클럭 신호(ck_B)를 출력하는 클럭 지연 블록;을 포함하고, 상기 펄스 폭 비교기의 디지털 코드에 의해 상기 클럭 지연 블록을 제어하는 것을 특징으로 한다.
본 발명에 의하면, 펄스 폭의 보정 과정에서 입력 신호에 대해 출력 구동신호의 위상 정보가 변하지 않으며, 펄스 폭 제어 루프는 디지털 방식으로 제어함으로 루프의 안정성 문제를 쉽게 해결 가능하고, 전력 절전 상태에서도 펄스 폭의 정보를 기억 가능하도록 한다.

公开(公告)号：KR1020050017914A

公开(公告)日：2005-02-23

申请号：KR1020030055460

申请日：2003-08-11

Applicant: 학교법인 포항공과대학교

Inventor： 장영찬 ,  박상훈 ,  박홍준

IPC: H03M1/00

CPC classification number: H03M1/1215 ,  H03M1/002 ,  H03M2201/62

Abstract: PURPOSE: A CMOS time interleaved flash analog/digital converter apparatus of a single input buffer is provided to reduce power consumption and offset of an input buffer. CONSTITUTION: According to the CMOS time interleaved flash analog/digital converter apparatus, an input buffer(10) shares an input buffer receiving an analog signal as one input buffer. The first 1-GS/s 4-bit flash analog/digital converters(ADC)(20-1 to 20-8) converts the analog signal provided from the input buffer into a digital signal. A multiple phase clock generator(30) provides a phase clock to the first 1-GS/s 4-bit flash ADC using a phase locked loop(PLL).

Abstract translation: 目的：提供单个输入缓冲器的CMOS时间交错闪存模拟/数字转换器装置，以减少输入缓冲器的功耗和偏移。 构成：根据CMOS时间交错闪存模拟/数字转换装置，输入缓冲器（10）将接收模拟信号的输入缓冲器共享为一个输入缓冲器。 第一个1-GS / s 4位闪存模拟/数字转换器（ADC）（20-1至20-8）将从输入缓冲器提供的模拟信号转换为数字信号。 多相时钟发生器（30）使用锁相环（PLL）向第一个1-GS / s 4位闪存ADC提供相位时钟。

公开(公告)号：KR1020040102530A

公开(公告)日：2004-12-08

申请号：KR1020030034027

申请日：2003-05-28

Applicant: 학교법인 포항공과대학교

Inventor： 박홍준 ,  최석우

IPC: G11C5/14

CPC classification number: G11C5/145 ,  G11C5/143 ,  G11C5/147

Abstract: PURPOSE: An external driving circuit by using a voltage level control bootstrap circuit is provided to increase the input and output speed by using the voltage level controlled bootstrap circuit without depending on the change of the external environment. CONSTITUTION: An external driving circuit by using a voltage level control bootstrap circuit includes a level detector(20), a buffer(30) and a bootstrap circuit unit(50). The level detector receives a predetermined input data and a reference voltage and receives the output voltage of the off drain transistor. The level detector outputs a predetermined control voltage by detecting the voltage level. The buffer buffers the control voltage outputted from the level detector to output the buffered control voltage. The bootstrap circuit unit applies the voltage level controlled driving signal to the gate of the open drain transistor by receiving the control voltage outputted from the buffer.

Abstract translation: 目的：通过使用电压电平控制自举电路提供外部驱动电路，通过使用电压电平控制的自举电路来增加输入和输出速度，而不依赖于外部环境的变化。 构成：通过使用电压电平控制自举电路的外部驱动电路包括电平检测器（20），缓冲器（30）和自举电路单元（50）。 电平检测器接收预定的输入数据和参考电压并接收截止漏极晶体管的输出电压。 电平检测器通过检测电压电平来输出预定的控制电压。 缓冲器缓冲从电平检测器输出的控制电压，以输出缓冲的控制电压。 自举电路单元通过接收从缓冲器输出的控制电压将电压电平控制的驱动信号施加到开漏晶体管的栅极。