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公开(公告)号：KR101066075B1
公开(公告)日：2011-09-20
申请号：KR1020090042839
申请日：2009-05-15
Applicant: 한국생산기술연구원
Abstract: 본 발명은 동박 소재의 미세조직 형성방법 및 이를 이용한 인쇄회로기판의 미세회로 형성방법에 관한 것으로, 동박층을 포함하는 동박적층판(CCL)을 100 ~ 250℃의 온도에서 0.1 ~ 2시간 동안 열처리하여, 상기 동박층을 구성하는 입자 크기를 1 ~ 5㎛로 균질화시킴으로써, 회로패턴 형성시 에칭 팩터를 증가시킬 수 있고, 이로 인하여 인쇄회로기판의 고밀도화를 실현할 수 있도록 하는 발명에 관한 것이다.
인쇄회로기판, 배선, 식각, 에칭 팩터, 회로형상-
公开(公告)号：KR1020110090023A
公开(公告)日：2011-08-10
申请号：KR1020100009581
申请日：2010-02-02
Applicant: 한국생산기술연구원
IPC: H01L21/60
CPC classification number: H01L2224/48227 , H01L2224/73265 , H01L2224/85 , H01L2224/85001 , H01L2924/00014 , H01L2924/01013 , H01L2924/01014 , H01L2924/01028 , H01L2924/01029 , H01L2924/01033 , H01L2924/01078 , H01L2924/01079 , H01L2924/014 , H01L2924/10253 , H01L2924/181 , H01L2924/18165 , H01L2224/78 , H01L2924/00 , H01L2924/00012
Abstract: PURPOSE: A fabricating semiconductor chip package manufacturing method and manufactured fabricating semiconductor chip package using the same are provided to use detachable 3-layered copper foil as a carrier substrate capable of detaching in final step instead of an organic substrate, thereby enabling to prevent a printed circuit substrate bending problem during a package process and possible damage on the semiconductor chip. CONSTITUTION: A first electrode plate layer and circuit layer connected to the first electrode plate layer are formed on the upper part of a carrier substrate. A second electrode plate layer(170) is formed on the upper part of the circuit layer. A circuit bonding pad layer is formed on the upper part of the second electrode plate layer. A semiconductor chip(200) including a die bonding pad layer in the upper part is formed with separation on the upper part of the circuit layer. The die bonding pad layer(220) and circuit bonding pad layer(180) are connected using a bonding wire(190). A package layer(230) protecting the semiconductor chip and circuit layer is formed on the upper part of the carrier substrate. The lower part of the circuit layer is exposed by eliminating the carrier substrate. An insulating layer is formed on the bottom surface of the exposed circuit layer. The lower part of the circuit layer is exposed by eliminating the first electrode plate layer. A surface processing layer(250) is formed on the lower part of the circuit layer(160). A solder ball(260) is formed in the lower part of the surface processing layer.
Abstract translation: 目的：制造制造半导体芯片封装制造方法并制造制造使用其的半导体芯片封装，使用可拆卸的3层铜箔作为能够在最终步骤中分离而不是有机基板的载体基板，从而能够防止印刷 电路基板在封装过程中的弯曲问题以及对半导体芯片的可能损坏。 构成：在载体基板的上部形成有与第一电极板层连接的第一电极板层和电路层。 第二电极板层（170）形成在电路层的上部。 电路焊盘层形成在第二电极板层的上部。 在电路层的上部分离形成包括上部的管芯接合焊盘层的半导体芯片（200）。 使用接合线（190）连接管芯接合焊盘层（220）和电路接合焊盘层（180）。 保护半导体芯片和电路层的封装层（230）形成在载体衬底的上部。 电路层的下部通过去除载体衬底而被暴露。 在暴露的电路层的底表面上形成绝缘层。 通过消除第一电极板层来暴露电路层的下部。 表面处理层（250）形成在电路层（160）的下部。 在表面处理层的下部形成有焊球260。
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公开(公告)号：KR1020110034228A
公开(公告)日：2011-04-05
申请号：KR1020090091694
申请日：2009-09-28
Applicant: 한국생산기술연구원
IPC: H05K3/06
Abstract: PURPOSE: A method for forming a micro circuit pattern through a residual stress control and a printed circuit board using the same are provided to improve yield and obtain high density by implementing a high etching factor. CONSTITUTION: A first copper foil layer is formed on the upper side of an insulation substrate. The residual stress of a copper layer is offset by applying a tensile force to a copper foil layer before the copper foil layer is etched(S300). A circuit pattern is formed by etching the first copper foil layer and a via hole is formed on the insulation layer by a drill process(S220). A second copper foil layer is formed on the surface of the first copper layer and the inner surface of the via hole by a plating process(S230). The residual stress of the second copper foil layer is offset by applying the tensile force to the second copper foil layer. A micro circuit pattern is formed by etching the first and second copper foil layers.
Abstract translation: 目的：提供一种通过残余应力控制形成微电路图案的方法和使用该方法的印刷电路板，以通过实施高蚀刻因子来提高产量并获得高密度。 构成：在绝缘基板的上侧形成有第一铜箔层。 在蚀刻铜箔层之前，通过在铜箔层上施加张力来抵消铜层的残余应力（S300）。 通过蚀刻第一铜箔层而形成电路图案，并且通过钻孔工艺在绝缘层上形成通孔（S220）。 通过电镀工艺在第一铜层的表面和通孔的内表面上形成第二铜箔层（S230）。 通过对第二铜箔层施加张力来抵消第二铜箔层的残余应力。 通过蚀刻第一和第二铜箔层来形成微电路图案。
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公开(公告)号：KR100923542B1
公开(公告)日：2009-10-27
申请号：KR1020070115874
申请日：2007-11-14
Applicant: 한국생산기술연구원
CPC classification number: H01L2224/16225
Abstract: 본 발명은 이형재를 이용한 임베디드 반도체 패키지 장치 및 그 제조 방법에 관한 것이다. 본 발명에 따른 이형재를 이용한 임베디드 반도체 패키지 장치는 미리 설정된 패턴의 배선 회로를 구비하는 절연체 기판, 그 외면 중 적어도 일부가 이형재 커버로 둘러싸인 상태로 상기 절연체 기판에 내장되는 반도체 칩, 그리고 상기 반도체 칩과 상기 배선 회로를 전기적으로 연결하는 범프를 포함한다. 본 발명은 반도체 칩이 이형재 커버로 둘러싸인 상태로 절연체 기판에 내장됨으로써 재활용이 용이한 임베디드 반도체 패키지 장치를 제공할 수 있다.
임베디드, 반도체 칩, 절연체 기판-
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Patent Agency Ranking
公开(公告)号：KR1020210003322A
公开(公告)日：2021-01-12
申请号：KR1020190078497
申请日：2019-07-01
Applicant: 한국생산기술연구원
Abstract: 본발명은박막을증착시키는건식공정시간을조절하는것에의해금속표면에다양한색상을구현할수 있도록, 레이저를이용하여금속부재의표면에레이저유도주기적표면구조(LIPSS)를형성하는단계; 원하는색상그룹의구현을위한건식박막층착경사를설정하는단계; 및경사건식박막증착공정을수행하여상기금속부재의상기레이저유도주기적표면구조의상부면에원하는색상그룹구현금속층을형성하여원하는색상그룹의색상을구현하는단계;를포함하여구성되는것을특징으로하는경사건식박막증착공정에의한금속표면색상구현방법을제공한다.
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公开(公告)号：KR101921103B1
公开(公告)日：2018-11-22
申请号：KR1020170055559
申请日：2017-04-28
Applicant: 한국생산기술연구원
Abstract: 감성금속제품제조방법및 이에의해제조된금속제품을제공한다. 감성금속제품제조방법은금속을용해하는단계, 금형몰드를부위별로온도를다르게예열하는단계, 상기예열된금형몰드에상기용해된금속을주입하여응고시키는단계, 상기응고된금속을소정의형상으로절단하는단계, 상기절단된금속의표면을경면화하는단계, 상기금속의결정립이외부에노출되도록상기경면화된금속을부식시키는단계및 상기부식시킨금속표면에유리코팅을수행하는단계를포함할수 있다.
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