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公开(公告)号：KR1019930007021B1
公开(公告)日：1993-07-26
申请号：KR1019900021852
申请日：1990-12-26
Applicant: 한국전자통신연구원
IPC: G06F17/00
Abstract: Data pathes and Instruction set supports neural network function and I/O unit supports communication between external 4 digital signal processors and the digital neural processor. The digital neural processor includes an arithmatic unit (1) including an A register (11) for storing operation result, a Q register for storing neuran input signal, a QC register for storing multiplier, and a ALU (13) for operating data, a register file (2) comprising registers (RC0,R1) for storing address data of RAM, and registers (RC0Z,RC1Z) for storing state of the registers (RC0,RC1), an I/O unit (3) having four input/output register pairs (IR7,OR7), a program unit (4) including a program memory (21) for storing program sent from a host computer, and a program counter, and a control logic (5) for controlling operating sequence of the digital neural processor.
Abstract translation: 数据纹理和指令集支持神经网络功能，I / O单元支持外部4位数字信号处理器与数字神经处理器之间的通信。 数字神经处理器包括一个包括用于存储操作结果的A寄存器（11），用于存储神经元输入信号的Q寄存器，用于存储乘法器的QC寄存器和用于操作数据的ALU（13）的算术单元（1）， 寄存器文件（2），包括用于存储RAM的地址数据的寄存器（RC0，R1）和用于存储寄存器（RC0，RC1）的状态的寄存器（RC0Z，RC1Z），具有四个输入/ 输出寄存器对（IR7，OR7），包括用于存储从主计算机发送的程序的程序存储器（21）的程序单元（4）和程序计数器，以及控制逻辑（5），用于控制数字 神经处理器
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公开(公告)号：KR1019990052563A
公开(公告)日：1999-07-15
申请号：KR1019970072056
申请日：1997-12-22
Applicant: 한국전자통신연구원
Abstract: 본 발명은 코드분할 다중접속(Code Division Multiple Access ;CDMA) 이동통신용 송신기 시스템의 구조에 관한 것이다.
코드분할 다중접속 방식의 통신 시스템을 개발하기 위한 시험용 시스템은 아직 개발되지 않고 있으며, 통신 시스템을 설계하기 위하여 설계 변수들을 변경하면서 성능을 분석할 수 있는, 구조 변경이 가능한 송신기의 개발이 필요하다.
따라서, 본 발명에서는 송신기의 채널 코딩은 디지털 신호 처리(Digital Signal Process ;DSP) 칩을 이용하여 구현하고 확산 부분은 프로그램 가능 논리 소자(Programmable Logic Device ;PLD)를 이용하여 구현하므로써 통신 시스템 설계시 구조를 변경하면서 성능을 분석할 수 있는 코드분할 다중접속 이동통신용 송신기 시스템의 구조가 제시된다.-
Patent Agency Ranking
公开(公告)号：KR1019990047330A
公开(公告)日：1999-07-05
申请号：KR1019970065687
申请日：1997-12-03
Applicant: 한국전자통신연구원
IPC: H04B1/707
Abstract: 본 발명은 코드분할 다중접속(Code Division Multiple Access ;CDMA) 이동통신 시스템에서 신호 복조를 위한 코드 추적 방법 및 장치에 관한 것이다.
CDMA 이동통신 시스템에서 복조기는 코드 획득(code acquisition) 부분과 코드 추적 부분(code tracking)으로 구성된다. 코드 획득 부분에서는 신호의 복조를 위해 대략적인 동기를 맞추고 이후, 코드 추적 부분에서 계속적으로 신호를 미세하게 추적한다. 코드 추적기는 시간 추적기와 역확산기로 구성되는데, 종래의 복조기는 여러 개의 시간 추적기를 갖고 있어서 각각의 경로에 대해서 신호를 추적하게 된다. 이에 따라 회로가 복잡해지고 코드 추적을 위해 많은 시간이 소요되는 문제점이 있다.
이러한 문제점을 해결하기 위하여, 본 발명에서는 하나의 시간 추적기를 갖는 복조기를 구현하고 여기에 코드 획득 부분에서 얻은 PN 옵셋 값 중 최대 옵셋 값에 해당하는 시간만을 시간 추적기에 입력하므로써 회로를 간단하게 하고 코드 추적에 필요한 시간을 감소시킬 수 있는 코드분할 다중접속 이동통신 시스템에서의 신호 복조를 위한 코드 추적 방법 및 장치가 제시된다.-
公开(公告)号：KR100198816B1
公开(公告)日：1999-06-15
申请号：KR1019960053652
申请日：1996-11-13
Applicant: 한국전자통신연구원
Inventor： 김종문
IPC: G06F7/58
Abstract: 본 발명은 랜덤 코드의 한 주기안에 있는 모든 숫자가 한번씩 모두 발생되도록 하고, 발생되는 한 주기값의 범위를 임의로 조정할 수 있는 랜덤 코드 발생기에 관한 것으로서, 연속적인 일정영역에 들어있는 데이터에 대해 무작위로 주소를 주어서 한 주기에 모든 데이터를 한번씩만 읽어내는 랜덤 코드 발생기에 관한 것이다.
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公开(公告)号：KR100132961B1
公开(公告)日：1998-04-21
申请号：KR1019940036103
申请日：1994-12-22
IPC: H04L12/18
Abstract: 본 발명은 계수기능과 태그통신방식을 갖는 다채널 메시지 교환장치에서, 다중방송(broadcasting), 그룹방송(multicasting) 서비스가 가능하고 채널확장을 가능하도록 하는 다중 및 그룹방송이 가능한 고속 다채널 메시지 교환장치에 관한 것으로, 고속 다채널 메시지 교환장치를 다채널입력부(100)의 한채널과 다채널출력부(102)의 한채널을 인터스위치부(120)로 지정하여, 상기 다채널입력부(100)의 한채널을 다른 교환장치(201)의 다채널출력부(102)의 한채널과 연결하고, 다채널출력부의 한채널을 다른 교환장치(203)의 입력채널로 연결하여 링형 구성이 가능하도록 하고 다중방송 및 그룹방송처리부(307)를 교환부(103)에 추가하여 계수기능과 태그통신방식을 갖는 고속 다채널 메시지 교환장치에서 다중방송기능과 그룹방송기능을 제공할 수 있는 효과가 있다.
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公开(公告)号：KR1019970076316A
公开(公告)日：1997-12-12
申请号：KR1019960014845
申请日：1996-05-07
Applicant: 한국전자통신연구원
IPC: G06F15/18
Abstract: 본 발명은 신경 회로망에 사용되는 곱셈기 및 그 곱셈방법에 관한 것으로서, 그 특징은 디지털 신경 회로망을 위한 소정의 비트수(N)×소정의 비트수(N)의 곱셈방법에 있어서, 곱셈 결과로 나오는 2N개의 중에서 최하위 비트(비트 0)부터 상위 비트 순으로 차례로 N-1개의 비트(비트 N-2, 비트 N-3, …, 비트 1 및 비트 0)와 최상위에서 두번째 비트(비트 2N-1)를 버리는 제1과정 및 상기 제1과정의 결과로 남은 나머지 N개의 비트(비트 2N, 비트 2N-2, 비트 2N-3, 비트 2N-4, …, 비트 N+1, 비트 N 및 비트 N-1)를 곱셈 결과로 선택하는 제2과정으로 이루어지는 데에 있으므로, 상술한 바와 같은 본 발명은 종래의 신경망을 위한 곱셈기에 비해 더 우수한 인식률을 나타내는 데에 그 효과가 있다.
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公开(公告)号：KR1019960001949B1
公开(公告)日：1996-02-08
申请号：KR1019920009678
申请日：1992-06-04
Applicant: 한국전자통신연구원
IPC: G06F15/16
Abstract: a first buffer for supplying a clock signal to 36 parallel processors without time delay; a second buffer for producing an input/output ready signal of an AT-bus; a fourth buffer for connecting the AT-bus and a process board; a third buffer for sending an output signal from the fourth buffer to a decoder; a fifth buffer for outputting a record and read control signal of a memory; a decoder for decoding an address and data value from the AT-bus; a first selector for producing a signal which selects a DNP chip; a fourth selector for selecting a run or reset signal; a fifth selector for producing a RAM operating signal; a second selector for outputting a memory select signal to the parallel processor; a third selector for outputting a buffer enable signal to the parallel processor; a first communication unit for receiving a flag state of data input/output state check value of the DNP chip through the fourth buffer and for allowing a PC to read the flag state; a third communication unit for allowing an IBM-PC to read a set value of the flag state through the fourth buffer; and a second communication unit for allowing the IBM-PC to read or write data at an input/output port through the fourth buffer.
Abstract translation: 用于向36个并行处理器提供时钟信号的第一缓冲器，没有时间延迟; 用于产生AT总线的输入/输出就绪信号的第二缓冲器; 用于连接AT总线和处理板的第四缓冲器; 用于将输出信号从第四缓冲器发送到解码器的第三缓冲器; 用于输出存储器的记录和读取控制信号的第五缓冲器; 解码器，用于从AT总线解码地址和数据值; 用于产生选择DNP芯片的信号的第一选择器; 用于选择运行或复位信号的第四选择器; 用于产生RAM操作信号的第五选择器; 第二选择器，用于向所述并行处理器输出存储器选择信号; 第三选择器，用于向所述并行处理器输出缓冲器使能信号; 第一通信单元，用于通过第四缓冲器接收DNP码片的数据输入/输出状态检查值的标志状态，并允许PC读取标志状态; 第三通信单元，用于允许IBM-PC通过第四缓冲器读取标志状态的设定值; 以及第二通信单元，用于允许IBM-PC通过第四缓冲器在输入/输出端口读或写数据。
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