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公开(公告)号：KR100329968B1
公开(公告)日：2002-03-27
申请号：KR1019990058025
申请日：1999-12-15
Applicant: 한국전자통신연구원
IPC: G06F12/08
CPC classification number: G06F12/0828 , G06F2212/2542
Abstract: 본발명은최소의제어오버헤드로트랜잭션버퍼링을제어함으로써캐쉬이용률을증대시키기위하여이중포트구조로이루어진다수의트랜잭션버퍼를구비한캐쉬제어기를제공하기위한것으로, 이를위해본 발명은다수의컴퓨팅노드가하나의상호연결망에연결되는 CC-NUMA(Cache-Coherent Non-Uniform Memory Access) 컴퓨터시스템에서상기컴퓨팅노드각각에구비되어다수의프로세서를연결하는노드버스와상기상호연결망사이에위치하여상기컴퓨팅노드간의캐쉬일관성프로토콜을수행하고, 상기컴퓨팅노드각각에구비된캐쉬를제어하기위한캐쉬제어기에있어서, 상기노드버스에연결되는노드버스인터페이스수단; 상기상호연결망에연결되는상호연결망인터페이스수단; 상기컴퓨팅노드간의캐쉬일관성유지프로토콜을수행하고, 상기캐쉬의태그메모리및 데이터메모리를제어하기위한캐쉬제어로직수단; 상기캐쉬제어로직수단과상기노드버스인터페이스수단사이에구비되며, 상기노드버스를통해상기프로세서가상기캐쉬제어기에게요청및 응답한트랜잭션을버퍼링하거나상기캐쉬제어기가상기프로세서또는상기컴퓨팅노드의제어장치에게요청및 응답한트랜잭션을버퍼링하기위한 4개의버스측이중포트트랜잭션버퍼링수단; 및상기캐쉬제어로직수단과상기상호연결망인터페이스수단사이에구비되며, 상기상호연결망을통해다른컴퓨팅노드의원격프로세서가상기캐쉬제어기에게요청및 응답한트랜잭션을버퍼링하거나상기캐쉬제어기가상기원격프로세서또는상기다른컴퓨팅노드의제어장치에게요청및 응답한트랜잭션을버퍼링하기위한 4개의망측이중포트트랜잭션버퍼링수단을포함하여이루어지며, 상기캐쉬제어로직수단은, 상기프로세서에의해쓰기및 읽기가능하며, 상기다수의버스측이중포트트랜잭션버퍼링수단및 상기다수의망측이중포트트랜잭션버퍼링수단의버퍼링모드를제어하기위한버퍼링모드레지스터를포함한다.
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公开(公告)号：KR100205055B1
公开(公告)日：1999-06-15
申请号：KR1019960041618
申请日：1996-09-23
Applicant: 한국전자통신연구원
IPC: G06F13/14
Abstract: 본 발명은 메시지 전달 방식의 병렬 컴퓨터 시스템에서 상호 연결망을 통하여 노드간 긴급메시지 전송을 수행하기 위해 송신 연결망 인터페이스에서의 긴급메시지 송신 제어방법에 관한 것으로서, 긴급메시지 송신 제어부는 프로세서로부터 전송 의뢰된 긴급메시지를 출력 포트를 통해 송신하는 일련의 송신 과정을 제어하고, 지역버스 제어부와 긴급메시지 버퍼 및 출력포트 제어부에 연결되어 있으며, 긴급 메시지 송신 제어를 위해 긴급메시지 제어 레지스터와 긴급메시지 전송정보 레지스터를 가지고 있다.
상기의 긴급메시지 제어 레지스터(ECR)는 긴급메시지 송신을 제어하는 8비트 레지스터로서, 긴급메시지 송신을 위한 제어정보를 포함하며, 긴급메시지 전송정보 레지스터(ETIR)는 송신하고자 하는 긴급메시지의 맨앞 4 바이트를 긴급메시지 버퍼로부터 읽어와 필요한 부분만을 저장하고 있는 32비트 레지스터로서, 긴급메시지 전송정보를 포함하고, 긴급메시지 송신 제어부는 초기화 상태가 되고 난 후, 긴급 메시지 제어 레지스터(ECR)를 검사하여 긴급메시지 버퍼에 전송할 긴급메시지가 있는지를 확인하고, 전송할 긴급메시지가 있으면 긴급 메시지 버퍼로부터 긴급메시지 전송을 읽어와 긴급메시지 전송정보 레지스터에 저장하고 긴급메시지 송신을 개시하며, 출력포트 제어기를 통하여 긴급메시지 전송이 완료되면, 긴급메시지 송신 제어부는 긴급메� �지 제어 레지스터의 제어정보를 수정한 후 새로운 긴급메시지 송신요구를 기다린다.-
公开(公告)号：KR100169248B1
公开(公告)日：1999-02-01
申请号：KR1019960029904
申请日：1996-07-24
Applicant: 한국전자통신연구원
IPC: H04L12/56
CPC classification number: H04L49/901 , H04L47/50 , H04L49/90
Abstract: 본 발명은 메시지 전달 방식의 병렬 컴퓨터 시스넴의 구조적 특성을 최대한 반영하여 효율적인 메시지 전송을 지원하고 메시지 전송 속도를 극대화할 수 있는 전용의 하드웨어를 구성하여 메시지 송신을 위한 소프트웨어 및 하드웨어의 부담을 최소화할 수 있고 메시지의 특성에 따라 메시지 전송 방식을 선택할 수 있는 유연성과 높은 확장성을 제공하는 패킷 상호 연결망에서의 메시지 송신 장치 및 메시지 송신 제어 방법이 개시된다.
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公开(公告)号：KR1019980022445A
公开(公告)日：1998-07-06
申请号：KR1019960041618
申请日：1996-09-23
Applicant: 한국전자통신연구원
IPC: G06F13/14
Abstract: 본 발명은 메시지 전달 방식의 병렬 컴퓨터 시스템에서 상호 연결망을 통하여 노드간 긴급 메시지 전송을 수행하기 위해 송신 연결망 인터페이스에서의 긴급 메시지 송신 제어 방법에 관한 것으로서, 긴급 메시지 송신 제어부는 프로세서로 부터 전송 의뢰된 긴급 메시지를 출력 포트를 통해 송신하는 일련의 송신 과정을 제어하고, 지역 버스 제어부와 긴급 메시지 버퍼 및 출력 포트 제어부에 연결되어 있으며, 긴급 메시지 송신 제어를 위해 긴급 메시지 제어 레지스터와 긴급 메시지 전송 정보 제지스터를 가지고 있다.
상기의 긴급 메시지 제어 레지스터(ECR)는 긴급 메시지 송신을 제어하는 8비트 레지스터로서, 긴급 메시지 송신을 위한 제어 정보를 포함하며, 긴급 메시지 전송 정보 레지스터(ETIR)는 송신하고자 하는 긴급 메시지의 맨앞 4바이트를 긴급 메시지 버퍼로부터 읽어와 필요한 부분만을 저장하고 있는 32비트 레지스터로서, 긴급 메시지 전송 정보를 포함하고, 긴급 메시지 송신 제어부는 초기화 상태가 되고 난 후, 긴급 메시지 제어 레지스(ECR)를 검사하여 긴급 메시지 버퍼에 전송할 긴급 메시지가 있는지를 확인하고, 전송할 긴급 메시지가 있으면 긴급 메시지 버퍼로부터 긴급 메시지 전송을 읽어와 긴급 메시지 전송 정보 레지스터에 저장하고 긴급 메시지 송신을 개시하며, 출력 포트 제어기를 통하여 긴급 메시지 전송이 완료되면, 긴급 메시지 송신 제어� ��는 긴급 메시지 제어 레지스터의 제어 정보를 수정한 후 새로운 긴급 메시지 송신 요구를 기다린다.-
35.发明授权
公开(公告)号：KR1019970002400B1
公开(公告)日：1997-03-05
申请号：KR1019940012744
申请日：1994-06-07
Applicant: 한국전자통신연구원
IPC: G06F9/46
Abstract: The control scheme of interrupt go and done in a multiprocessor interrupt requester has the steps of judging if an input clock applied to a multiprocessor interrupt requester(3) is in a rising edge state (step 27), and if the input clock is not in the rising edge state, repeating until the input clock is in the rising edge state; if it is judged in step(27) that the input clock is in the rising edge state, judging if there is a write request in the least significant bit of a control and state register csr 7 to control the go and done of the transfer request for the transfer request of the interrupt between processors(step 28); if there is a write request, recording the least significant bit (DATA(0)) of the data bus between a processor interface circuit(2) and the multiprocessor interrupt requester(3) on the interrupt go and done bit csr(0) (15) (step 29) and returning to the step(27); if there is no write request in step(28), judging if it is in a check state and if the csr 11 representing the transfer error is 0 or the csr 13 representing the finite retry enable is 1 and the csr 9 representing the current retry count is 0(step 30), and returning to the step(27) if these conditions are not satisfied; and if these conditions are satisfied, recording the interrupt go and done bit csr 15 as 0 representing the transfer done(step 31) and returning to the step(27).
Abstract translation: 在多处理器中断请求器中进行的中断控制方案具有以下步骤：判断施加到多处理器中断请求者（3）的输入时钟是否处于上升沿状态（步骤27），如果输入时钟不在 上升沿状态，重复直到输入时钟处于上升沿状态; 如果在步骤（27）中判断输入时钟处于上升沿状态，则判断在控制和状态寄存器csr 7的最低有效位中是否存在写入请求以控制转移请求的执行 用于处理器之间的中断的转移请求（步骤28）; 如果存在写请求，则在中断处理接口电路（2）和多处理器中断请求器（3）之间记录数据总线的最低有效位（DATA（0）），并执行位csr（0）（ 15）（步骤29）并返回到步骤（27）; 如果在步骤（28）中没有写请求，则判断它是否处于检查状态，并且表示传输错误的csr 11是0还是表示有限重试使能的csr 13是表示当前重试的csr 9 计数为0（步骤30），如果不满足这些条件，则返回到步骤（27） 并且如果满足这些条件，则记录中断去完成位csr 15作为表示完成的传送（步骤31）并返回到步骤（27）。
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Patent Agency Ranking
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公开(公告)号：KR1019960012355B1
公开(公告)日：1996-09-18
申请号：KR1019940023878
申请日：1994-09-22
Applicant: 한국전자통신연구원
IPC: G06F13/00
Abstract: a cache - to - cache controller(10) controlling the cache - to - cache transfer by generating control signals; a transfer type controller(30) making/inspecting the data transfer type; a bus receiver/driver(50) storing and receiving the signal driven in a pended protocol bus(P-bus); an address/data buffer and parity checker(20) storing the address and data driven in a processor and in a cache memory and checking the parity of the address and the data; and an ID comparator(40) comparing DI with SI driven in the pended protocol bus.
Abstract translation: 高速缓存到高速缓存控制器（10），通过产生控制信号来控制高速缓存到高速缓存传输; 传送类型控制器（30）进行/检查数据传送类型; 一个总线接收器/驱动器（50），用于存储和接收在一个已发行的协议总线（P-bus）中驱动的信号; 存储在处理器中驱动的地址和数据的地址/数据缓冲器和奇偶校验器（20），并且在高速缓冲存储器中检查地址和数据的奇偶性; 以及将比较DI与在已发送的协议总线中驱动的SI进行比较的ID比较器（40）。
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公开(公告)号：KR1019960009662B1
公开(公告)日：1996-07-23
申请号：KR1019940010639
申请日：1994-05-16
Applicant: 한국전자통신연구원
IPC: G06F13/24
Abstract: checking whether an interrupt request clock input is a rising edge(27); repeating the above step until it's a rising edge; copying the maximum bit of retrying coefficient value(8) to a present retrying coefficient bit(9) and returning to the starting step if an interrupt transmission bit and an end bit are 1, and an interrupt bus is idle state during a clock rising edge(28,29), or reducing the retrying coefficient value by one until successful transmission is obtained, if a finite retry enable bit is 1 and the retry coefficient value is not 0(30); and going back to 27 step if 30 step is not satisfied.
Abstract translation: 检查中断请求时钟输入是否为上升沿（27）; 重复上述步骤，直到上升为止; 将重试系数值（8）的最大位复制到当前重试系数位（9），如果中断传输位和结束位为1，并返回到起始步，并且中断总线在时钟上升沿期间为空闲状态 （28,29），或者如果有限重试使能位为1并且重试系数值不为0（30），则将重试系数值减1，直到成功发送为止; 如果30步不满意，回到27步。
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公开(公告)号：KR1019960011722A
公开(公告)日：1996-04-20
申请号：KR1019940023878
申请日：1994-09-22
Applicant: 한국전자통신연구원
IPC: G06F13/00
Abstract: 본 발명은 공유 캐쉬 메모리를 사용하는 다중프로세서 시스템에서 발생하는 이러한 문제들을 개선하기 위한 것으로, 캐쉬간 직접 데이타전송(cache-to-cache data transfer)을 DRAM은 한번도 읽거나 쓰기를 행하지 않고, 단지 한번의 버스 사용으로 이루어지도록 한다.
캐쉬에서 캐쉬로 데이타를 직접 전송하는 방법을 사용하면, 메모리 데이타 복사본을 여러개의 프로세서 전용의 캐쉬에 분산하여 두었을 경우 발생하는 데이타 불일치 문제를 좀 더 간략화시켜 쉽게 해결할 수가 있고, 캐쉬 데이타의 메모리 되쓰기로 인한 공통버스의 빈번한 사용에 따라서 발생되는 버스 병목 현상을 감소시키고, 또한, 캐쉬에서 메모리로, 또 메모리에서 캐쉬로 데이타를 이중 전송하는 동안 발생할 수 있는 데이타의 에러를 줄여 준다.-
公开(公告)号：KR1019960001995A
公开(公告)日：1996-01-26
申请号：KR1019940012744
申请日：1994-06-07
Applicant: 한국전자통신연구원
IPC: G06F9/46
Abstract: 본 발명은 다중프로세서 인터럽트 요청기에서의 인터럽트 송신 및 완료 제어방법에 관한 것으로서, 프로세서 간 인터럽트의 전송요구를 받고 이의 송신 및 전송완료를 제어하기 위하여 제어 및 상태 레지스터에 인터럽트 송신/완료비트를 두고, 제어 및 상태 레지스터의 최하위 바이트에 쓰기요구가 있으면 프로세서 인터페이스 회로와 다중 프로세서 인터럽트 요청기 사이의 데이타 버스의 최하의 비트를 인터럽트 송신/완료 비트에 기록하고, CKECK상태이고 전송오류가 발생하지 않았거나 또는 유한 재시도 조건에서 재시도 회수가 만료되었을 경우이면 인터럽트 송신/완료비트를 0으로 기록하여 프로세서간 인터럽트의 송신 및 전송완료를 제어하는 방법을 제공한다.
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