公开(公告)号：KR1019970052136A

公开(公告)日：1997-07-29

申请号：KR1019950053679

申请日：1995-12-21

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 박문평 ,  이태우 ,  송기문 ,  박성호

IPC: H01L21/265

Abstract: 본 발명은 이종접합 트랜지스터의 반절연성 갈륨비소 기판의 소정부분에 실리콘 이온을 주입하여 저항을 제조하는 방법에 관한 것으로서, 이종접합 바이폴라 트랜지스터를 이용하여 수동소자의 저항을 제작하는 집적회로의 공정에 있어서, 반절연성 갈륨비소로 이루어진 반도체기판 상부의 소정 부분에 정렬 표시부(Align Mark)를 형성하는 제1과정과, 정렬 표시부를 기준으로 하여 반도체기판 상에 소정 부분을 노출시키는 감광막을 형성하는 제2과정과, 반도체기판의 노출된 부분에 Si이온을 주입하고 감광막을 제거하는 제3과정과, 반도체기판의 상부 및 하부의 표면에 절연막을 형성하는 제4과정 및 주입된 Si이온을 활성화시켜 저항을 형성하는 제5과정을 포함하여 이루어져, 반도체 기판의 소정의 영역에 Si이온을 주입하는 간단한 공정과정을 통해서 임의의 저항값을 갖는 저항을 제조할 수 있다.

公开(公告)号：KR1019970030769A

公开(公告)日：1997-06-26

申请号：KR1019950040291

申请日：1995-11-08

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 박성호 ,  이태우 ,  송기문 ,  박문평

IPC: H01L27/04 ,  H01L21/822

Abstract: 본 발명은 화합물 반도체 소자의 캐패시터 제조방법에 관한 것으로서, 전하저장전극이 되는 제 1전도층 패턴을 노출시키는 오버행 구조를 갖는 감광막 패턴을 형성하고, 상기 구조의 전표면에 저온에서 ECR플라즈마 증착법을 사용하여 Ta
2 O
5 로 된 유전막을 증착하여, 감광막 패턴의 상부와 제 1전도층 패턴의 표면에 형성하고, 상기 감광막 패턴을 리프트-오프 방법으로 제거하여 그 상측에 유전막도 함께 제거하도록 한다.
그러므로, 기판에서 캐패시터로 예정된 부분에만 고유전율의 유전막이 형성되므로 유전막 패턴닝 공정이 불필요하여 기판의 손상이 방지되어 소자의 동작 특성이 향상되고, 고유전율의 유전막을 사용함으로 캐패시터의 크기를 감소시킬 수 있어 소자의 고집적화에 유리하다.

公开(公告)号：KR1019960026917A

公开(公告)日：1996-07-22

申请号：KR1019940036373

申请日：1994-12-23

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 박성호 ,  최성우 ,  박문평

IPC: H01L29/06

Abstract: Ⅲ - V족 화합물 반도체를 이용하는 이종접합 바이폴라 트랜지스터(Heterojunction Bipolar Transistor: HBT)를 제작함에 있어, HBT 소자고유의 고속특성을 극대화 하기 위하여 임시 에미터 전극과 폴리이미드 측벽을 이용한 에미터-베이스 간의 자기정렬 제작방법을 고안함으로써 기존의 HBT 소자제작 공정을 개선하였다.

公开(公告)号：KR100340927B1

公开(公告)日：2002-06-20

申请号：KR1019990030378

申请日：1999-07-26

Applicant: 한국전자통신연구원

Inventor： 박문평 ,  이태우 ,  박성호

IPC: H01L29/737

Abstract: 본발명은베이스전극과콜렉터전극간의단차가적고, H이온주입시부콜렉터층에수소이온이주입되는것을방지하여콜렉터저항을감소시키는이종접합쌍극자트랜지스터제조방법을제공하고자하는것으로, 이를위한본 발명은, Schottky 다이오드에의해클램핑된이종접합쌍극자트랜지스터제조방법에있어서, 반절연화합물반도체기판상에부콜렉터층, 콜렉터층, 베이스층, 에미터층및 에미터캡층을차례로형성하는제1단계; 상기에미터캡층과상기에미터층을소정의제1패턴으로형성하는제2단계; 제2패턴상에상기제1패턴이형성되도록하는상기베이스층과상기콜렉터층을소정의상기제2패턴으로형성하는제3단계; 상기제2패턴의형성으로인해노출된상기부콜렉터층상에상기제2패턴의높이까지제1에피층과제2에피층을차례로형성하는제4단계; 상기제2패턴의일측에형성된상기제2에피층을선택적으로식각하는제5단계; 선택적으로 H이온주입을행하여외인성콜렉터영역을손상시키는제6단계; 및이종접합쌍극자트랜지스터의에미터전극과베이스전극및 콜렉터전극을차례로형성시키는제7단계를포함하여이루어진것을특징으로한다.

公开(公告)号：KR100319738B1

公开(公告)日：2002-03-08

申请号：KR1019980045132

申请日：1998-10-27

Applicant: 한국전자통신연구원

Inventor： 박문평 ,  이태우 ,  박성호

IPC: H01L29/70

Abstract: 본 발명은 화합물반도체 기술에 관한 것으로, 특히 이종접합 쌍극자 트랜지스터 제조방법에 관한 것이며, 소자의 특성 열화를 방지하면서 에미터 전극, 베이스 전극, 콜렉터 전극에 동일한 오믹 금속을 적용할 수 있는 이종접합 쌍극자 트랜지스터 제조방법을 제공하고자 한다. 본 발명은 에미터 상층구조 이종접합 쌍극자 트랜지스터의 에미터층 및 베이스층, 콜렉터층을 순차적으로 식각하고, 에미터 상층구조 이종접합 쌍극자 트랜지스터의 화합물반도체 에미터캡층을 재성장 시킨 다음 베이스와 활성영역에 인접한 부콜렉터 상에 재성장 된 화합물반도체 에미터캡층을 식각함으로써 에미터 상층구조 이종접합 쌍극자 트랜지스터의 에미터 전극, 베이스 전극, 콜렉터 전극에 동일한 오믹 금속을 적용할 수 있도록 하는 기술이다. 즉, 본 발명에서는 콜렉터 전극이 형성되는 부콜렉터층 상에도 에미터 전극 같은 조건 상태에서 전극을 형성하므로 같은 오믹 금속을 동시에 적용하더라도 소자 특성이 저하되는 것을 방지할 수 있다.

公开(公告)号：KR100296706B1

公开(公告)日：2001-08-07

申请号：KR1019970064806

申请日：1997-11-29

Applicant: 한국전자통신연구원

Inventor： 박문평 ,  김일호 ,  염병렬 ,  이태우 ,  박성호

IPC: H01L29/737

Abstract: PURPOSE: A method for fabricating a hetero-junction bipolar transistor of an upper emitter structure is provided to reduce a parasitic base-collector junction capacitance by using an undoped compound semiconductor layer on an extrinsic collector region. CONSTITUTION: A sub-collector layer(202) and an undopped chemical semiconductor epitaxial layer(203) are formed on a chemical compound semiconductor substrate(201). An insulating layer is formed on a wholes surface of the substrate(201). A collector layer(205) is grown on the whole surface of the substrate(201). A collector epitaxial layer is formed by removing a collector epitaxial layer. A base layer(207), an emitter layer(208), and an emitter cap layer(209) are formed sequentially on the collector layer(203) and the collector epitaxial layer. The insulating layer, the emitter cap layer(209), and the emitter layer(208) are etched. An emitter electrode(211), a base electrode(212), and a collector electrode(213) are formed by selected portions of the sub-collector layer(202), the base layer(207), and the emitter cap layer(209).

公开(公告)号：KR1020010073964A

公开(公告)日：2001-08-03

申请号：KR1020000003184

申请日：2000-01-24

Applicant: 한국전자통신연구원

Inventor： 박성호 ,  이태우 ,  박문평 ,  민병규 ,  이경호

IPC: H01L29/737

Abstract: PURPOSE: A heterojunction compound semiconductor device and a manufacturing method thereof are provided to improve high speed characteristic of an HBT device by decreasing effective capacity between a base and a collector and drastically improving contact capacity between the base and the collector. CONSTITUTION: A buffer layer, a sub collector layer, a collector layer, a base layer, and an emitter layer are consecutively stacked on a semiconductor substrate to manufacture an HBT epitaxial substrate. An emitter electrode and a base electrode are formed on the base layer of the HBT epitaxial substrate and an undoped silicon nitride film is formed on the emitter electrode and the base electrode. The second silicon nitride film doped with Zn is deposited on a front surface of the substrate of the resultant and annealed to diffuse the Zn to the base layer and the collector layer. The Zn-diffused collector layer is etched in a reverse sloping shape and a collector electrode is deposited on the sub collector layer. A nitride insulating film is deposited on the resultant and a metal interconnection(19) is formed. A base surface is exposed through an emitter mesa etching on the HBT epitaxial substrate. A heat resistant meal is deposited on a front surface of the substrate, and selectively removed to form the emitter electrode and the base electrode.

Abstract translation: 目的：提供一种异质结化合物半导体器件及其制造方法，通过降低基极与集电极之间的有效容量，显着提高基极与集电极之间的接触容量，提高HBT器件的高速特性。 构成：缓冲层，副集电极层，集电极层，基极层和发射极层连续堆叠在半导体衬底上以制造HBT外延衬底。 在HBT外延基板的基极层上形成发射电极和基极，在发射电极和基极上形成未掺杂的氮化硅膜。 掺杂有Zn的第二氮化硅膜沉积在所得衬底的前表面上并退火以将Zn扩散到基底层和集电体层。 Zn扩散集电体层以相反的倾斜形状被蚀刻，集电极沉积在副集电极层上。 在所得物上沉积氮化物绝缘膜，形成金属互连（19）。 通过在HBT外延衬底上的发射极台面蚀刻暴露基底表面。 耐热餐具沉积在基板的前表面上，并且选择性地去除以形成发射电极和基极。

公开(公告)号：KR100270316B1

公开(公告)日：2000-10-16

申请号：KR1019980045266

申请日：1998-10-28

Applicant: 한국전자통신연구원

Inventor： 박문평 ,  이태우 ,  박성호

IPC: H01L21/328

Abstract: 본 발명은 이종접합 쌍극자 트랜지스터를 이용한 집적화된 주입논리소자(I
2 L) 제조 방법에 관한 것으로, 콜렉터 상층구조 Npn 이종접합 쌍극자 트랜지스터의 경우에, 콜렉터 영역과 에미터 영역 간의 비를 증가시켜 상향 전류이득(up-beta)을 크게 하고 다수 콜렉터(multi-collector) 영역을 전기적으로 분리시키기 위하여, Be
+ 이온을 콜렉터 상층구조 Npn 이종접합 쌍극자 트랜지스터의 부콜렉터층, 콜렉터층, 베이스층을 관통하고 그 아래에 있는 에미터층 상부에 도달하도록 주입시키는 방법을 사용하고, 수직 pnp 쌍극자 트랜지스터의 경우에, 콜렉터 상층구조 Npn 이종접합 쌍극자 트랜지스터 활성영역 외부의 베이스층 상에 수직 pnp쌍극자 트랜지스터의 콜렉터, 베이스, 에미터로서의 화합물반도체 에피층을 재성장시켜, 전류이득이 크고 베이스-콜렉터 접합 파괴전압이 큰 수직 pnp 쌍극자 트랜지스터를 제작하는 것이다. 그리고, Si
+ 이온을 에미터캡층 깊이까지 형성하여 접지전극을 이 위에 형성하므로써, 입력전극 및 출력전극과 더불어 접지전극이 기판의 동일한 일면에 형성되기 때문에 완전한 평탄화를 이룰 수 있다.

公开(公告)号：KR1020000038873A

公开(公告)日：2000-07-05

申请号：KR1019980054005

申请日：1998-12-09

Applicant: 주식회사 케이티 ,  한국전자통신연구원

Inventor： 이태우 ,  박성호 ,  박문평 ,  박철순

IPC: H01F41/00

Abstract: PURPOSE: An integrated core winding transformer is provided to manufacture an AC/DC converting rectifier comprising an integrated transformer in a chip. CONSTITUTION: An AC voltage is applied to a primary winding(221), and a current is flowed through the primary winding(221). A magnetic field induction core(214) generates magnetic field by the current. A secondary winding(222) is disposed in parallel to the primary winding(221). A magnetic field induction current is generated by the magnetic field. The secondary winding(22) outputs a DC voltage according to the winding ratio.

Abstract translation: 目的：提供集成的磁芯绕组变压器，用于制造包括芯片中的集成变压器的AC / DC转换整流器。 构成：向初级绕组（221）施加AC电压，并且电流流过初级绕组（221）。 磁场感应铁心（214）通过电流产生磁场。 次级绕组（222）平行于初级绕组（221）设置。 磁场产生磁场感应电流。 次级绕组（22）根据绕组比输出直流电压。

公开(公告)号：KR1020000027352A

公开(公告)日：2000-05-15

申请号：KR1019980045267

申请日：1998-10-28

Applicant: 한국전자통신연구원

Inventor： 박문평 ,  이태우 ,  박성호

IPC: H01L29/737

Abstract: PURPOSE: An integrated injection logic fabrication method is provided to increase current gains and breakdown voltage of base-collector junction and to reduce a base resistance by using a horizontal PNP transistor and an NPN HBT(heterojunction bipolar transistor). CONSTITUTION: An integrated injection logic comprises an NPN HBT of collector structure and a horizontal PNP bipolar transistor(500). In the NPN HBT, B+ ions are injected up to an emitter layer(203) through a sub-collector(206), a collector layer(205) and a base layer(204), so that up-beta current gains are increased and multi-collector regions are electrically isolated each other. In the horizontal PNP bipolar transistor(500), a base is formed on a compound semiconductor epitaxial layer(208), so that base-collector breakdown voltages are increased. Then, Si+ ions are injected up to the epitaxial layer(208) and a grounded electrode(214) is formed on the epitaxial layer.

Abstract translation: 目的：提供集成注入逻辑制造方法，以增加集电极结的电流增益和击穿电压，并通过使用水平PNP晶体管和NPN HBT（异质结双极晶体管）来降低基极电阻。 构成：集成注入逻辑包括集电极结构的NPN HBT和水平PNP双极晶体管（500）。 在NPN HBT中，通过子集电极（206），集电极层（205）和基极层（204）将B +离子注入到发射极层（203），使得增加了β电流增益， 多集电极区彼此电隔离。 在水平PNP双极晶体管（500）中，在化合物半导体外延层（208）上形成基极，从而增加基极集电极击穿电压。 然后，向外延层（208）注入Si +离子，在外延层上形成接地电极（214）。