公开(公告)号：KR100131849B1

公开(公告)日：1998-04-24

申请号：KR1019940025175

申请日：1994-09-30

Applicant: 한국전자통신연구원

Inventor： 신상석 ,  원철호 ,  윤석한

IPC: G06F15/16

Abstract: 본 발명은 중첩된 버스 동작을 허용하는 버스(1)를 가진 다중 프로세서 시스템에 있어서 현재 버스상에서 하나의 프로세서 모듈로부터의 메모리 억세스 요청이 진행되고 있는 어드레스에 대해 적어도 하나 이상의 다른 프로세서 모듈의 메모리 억세스 요청이 있는 경우, 이를 정확하고 효과적으로 저지하는 캐쉬 데이타 일치성 보장 장치에 관한 것으로, 자신이 시작한 버스 상의 요청이 메모리 모듈이나 다른 프로세서 모듈에 의해 사이클이 취소되는 경우에는 그 즉시 동일 어드레스에 대한 사용을 허용하게 하므로써 버스 사용 금지 기간을 2버스 클럭으로 최소화하며, 그렇지 않은 경우에는 사이클의 수행이 완료되거나, 다른 버스 사이클로 인한 스누핑의 결과로 사이클의 수행이 취소될 때 까지 동일 어드레스에 대한 버스 사용을 허가하지 않는다.

公开(公告)号：KR100117345B1

公开(公告)日：1997-07-01

申请号：KR1019930030242

申请日：1993-12-28

Applicant: 한국전자통신연구원

Inventor： 김성운 ,  원철호

IPC: G06F13/40

公开(公告)号：KR1019970029069A

公开(公告)日：1997-06-26

申请号：KR1019950039677

申请日：1995-11-03

Applicant: 한국전자통신연구원

Inventor： 신상석 ,  원철호 ,  임기욱

IPC: G06F12/08

Abstract: 본 발명은 멀티프로세서 시스템에서의 되쓰기 중에 있는 데이터에 대한 캐쉬 일치성 보장장치에 관한 것으로서, 그 특징은 멀티프로세서 시스템에서의 되쓰기 중에 있는 데이터에 대한 캐쉬 일치성 보장장치에 있어서, 되쓰기가 될 가능성이 있는 캐쉬의 값을 듀얼 디렉토리로부터 제어신호의 시점에 저장하는 래치수단과, 래치의 출력값과 현재 버스 상에 수행중인 어드레스 값을 입력으로 받아 이들을 비교하여 래치 정합신호를 출력하는 래치 비교수단과, 버스 상에 진행중인 사이클을 요청한 프로세서 모듈의 고유 번호인 소스 식별자와 자신의 고유 번호인 자기 식별자를 비교하여 같은지 다른지를 나타내는 식별자 정합신호를 출력하는 식별자 비교수단과, 버스 상에 진행중인 사이클의 타입이 캐쉬 관련 타입인지 아닌지의 여부를 검사하여 캐쉬 관련 사이클임을 나타내는 전송형태 캐쉬신호와 배타적 읽기 사이클임을 나타내는 배타적 읽기 신호와 코히어런트 읽기 사이클임을 나타내는 코히어런트 읽기신호와 라이트백 사이클임을 나타내는 라이트백 신호를 출력하는 전송형태 비교수단과, 식별자 정합신호와 전송형태 캐쉬신호와 배타적 읽기 신호와 코히어런트 읽기신호와 라이트백신호와 실제 되쓰기가 일어나는 사이클임을 알리는 되쓰기 인에이블신호와 메모리 모듈의 상태 응답신호와 프로세서 모듈의 상태 응답신호와 버스로 진행중인 자신의 사이클이 성공적으로 끝났음을 나타내는 버스 허가신호와 성공적으로 끝나지 못하고 사이클이 취소됨을 나타내는 중단 신호와 버스 클럭을 입력받아 제어 응답신호를 출력하는 제1제어수단과, 제어 응답신호와 버스 클럭을 입력받아 현재 되 쓰기 사이클이 진행중임을 나타내는 되쓰기 진행신호를 출력하는 제2제어수단 및 래치 정합신호와 전송형태 캐쉬신호와 되쓰기 진행신호를 입력받아 스누핑 허용금지 신호를 생성하는 스누핑 허용금지 신호 생성수단을 포함하는 데에 있으므로, 그 효과는 새로운 캐쉬 라인을 읽을 때에 새 캐쉬 라인에 의하여 밀려나는 캐쉬 라인의 데이터가 변경된 상태이기 때문에 되쓰기 되어야 하는 경우에 새 캐쉬 라인에 대한 읽기가 먼저 수행되고 계속해서 되쓰기의 수행이 처리되어 캐쉬 미스액서스 기간이 새로운 캐쉬 라인 읽기 시간만 포함되고 되쓰기 시간은 포함되지 않아 성능이 증대된다는 데에 있다.

公开(公告)号：KR1019970004524B1

公开(公告)日：1997-03-28

申请号：KR1019930030242

申请日：1993-12-28

Applicant: 한국전자통신연구원

Inventor： 김성운 ,  원철호

IPC: G06F13/40

Abstract: A pipelined data transfer apparatus capable of requesting new data in the middle of a data transfer is disclosed. In the apparatus, at least one P-BUS to PDT module(20) includes a PPM controller(40), a 2 stage queue(50), a data receiver/driver(70), and a control & status signal receiver/driver(60). PPM controller(40) generates a signal to control a submodule. 2 stage queue(50) stores data which are driving at a processor(30) and data receiver/driver(70) and controls processor(30) and data receiver/driver(70) to drive the data. Data receiver/driver(70) receives data which is transferred to a memory(80) through a pended protocol bus. Control & status signal receiver/driver(60) controls the pended protocol bus to send or receive a signal when transferring data.

Abstract translation: 公开了能够在数据传送中途请求新数据的流水线数据传送装置。 在该装置中，至少一个P-BUS至PDT模块（20）包括PPM控制器（40），2级队列（50），数据接收器/驱动器（70）以及控制和状态信号接收器/驱动器 （60）。 PPM控制器（40）产生一个控制子模块的信号。 2级队列（50）存储在处理器（30）和数据接收器/驱动器（70）处驱动的数据，并且控制处理器（30）和数据接收器/驱动器（70）来驱动数据。 数据接收器/驱动器（70）通过经过协议的总线接收传送到存储器（80）的数据。 控制和状态信号接收器/驱动器（60）控制传输协议总线在传输数据时发送或接收信号。

公开(公告)号：KR100112495B1

公开(公告)日：1997-02-26

申请号：KR1019940012745

申请日：1994-06-07

Applicant: 한국전자통신연구원

Inventor： 모상만 ,  원철호 ,  윤석한 ,  임기욱 ,  오길록

IPC: G06F13/24

公开(公告)号：KR1019960011740A

公开(公告)日：1996-04-20

申请号：KR1019940025175

申请日：1994-09-30

Applicant: 한국전자통신연구원

Inventor： 신상석 ,  원철호 ,  윤석한

IPC: G06F15/16

Abstract: 본 발명은 중첩된 버스 동작을 허용하는 버스(1)를 가진 다중 프로세서 시스템에 있어서 현재 버스상에서 하나의 프로세서 모듈로부터의 메모리 억세스 요청이 진행되고 있는 어드레스에 대해 적어도 하나 이상의 다른 프로세서 모듈의 메모리 억세스 요청이 있는 경우, 이를 정확하고 효과적으로 저지하는 캐쉬 데이타 일치성 보장 장치에 관한 것으로, 자신이 시작한 버스 상의 요청이 메모리 모듈이나 다른 프로세서 모듈에 의해 사이클이 취소되는 경우에는 그 즉시 동일 어드레스에 대한 사용을 허용하게 하므로써 버스 사용 금지 기간을 2버스 클럭으로 최소화하며, 그렇지 않은 경우에는 사이클의 수행이 완료되거나, 다른 버스 사이클로 인한 스누핑의 결과로 사이클의 수행이 취소될 때 까지 동일 어드레스에 대한 버스 사용을 허가하지 않는다.

公开(公告)号：KR1019950033870A

公开(公告)日：1995-12-26

申请号：KR1019940010639

申请日：1994-05-16

Applicant: 한국전자통신연구원

Inventor： 모상만 ,  원철호 ,  심원세 ,  윤석한

IPC: G06F13/24

Abstract: 본 발명은 다중프로세서 인터럽트 요청기에서의 현재 재시도 계수치 제어방법에 관한 것으로서, 본 발명에서는 프로세서간 인터럽트의 전송시 오류가 발생하여 전송을 재시도하는 경우에 재시도 회수를 제어하기 위하여 제어 및 상태 레지스터에 현재 재시도 계수치 항목을 두고, 초기상태인 IDLE 상태이고 프로세서간 인터럽트의 전송이 요구되고 인터럽트 버스가 유휴(Idle) 상태인 경우이면 최대 재시도 계수치의 값을 현재 재시도 계수치에 복사하고, CHECK 상태이고 전송오류가 발생하였고 유한 재시도 조건에서 재시도 회수가 만료되지 않은 경우이면 현재 재시도 계수치의 값을 1만큼 내림순으로 계수하여 현재 재시도 계수치를 제어할 수 있다.

公开(公告)号：KR100077921B1

公开(公告)日：1994-10-06

申请号：KR1019910025589

申请日：1991-12-31

Applicant: 한국전자통신연구원

Inventor： 원철호 ,  윤용호 ,  정찬근

IPC: G06F12/08

公开(公告)号：KR100077920B1

公开(公告)日：1994-10-06

申请号：KR1019910025367

申请日：1991-12-30

Applicant: 한국전자통신연구원

Inventor： 원철호 ,  윤용호 ,  박성준

IPC: G06F12/08

公开(公告)号：KR1019940005779B1

公开(公告)日：1994-06-23

申请号：KR1019910025589

申请日：1991-12-31

Applicant: 한국전자통신연구원

Inventor： 원철호 ,  윤용호 ,  정찬근

IPC: G06F12/08

Abstract: The circuit for informing shared state and altered state of cache data comprises a program device for generating combination signals, first and second D flip-flops for setting their outputs to 1, and a third D filp-flop for setting its output to 0, thereby maintaining cache data coherence.

Abstract translation: 用于通知高速缓存数据的共享状态和改变状态的电路包括用于产生组合信号的程序设备，用于将其输出设置为1的第一和第二D触发器，以及用于将其输出设置为0的第三D滤波器 维护缓存数据一致性。