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公开(公告)号：KR1019980050569A
公开(公告)日：1998-09-15
申请号：KR1019960069400
申请日：1996-12-21
Applicant: 한국전자통신연구원
IPC: G06F7/00
Abstract: 본 발명은 워드-직렬/비트-병렬 형태로 입력되는 데이타에 대하여 연산을 행하기 위하여 워드-병렬/비트-직렬 형태로의 변환이 필요하고, 연산을 완료한 후에는 다시 워드-병렬/비트-직렬 형태의 데이타를 워드-직렬/비트-병렬의 형태로 변환하는 과정이 필요한, 분산 산술 방법을 사용하는 이산 여현 변환(DCT)과 같은 직렬연산을 이용하는 행렬 알고리즘이 사용된 연산기를 위한 직/병렬 변환 회로에 관한 것으로, 특히 본 발명은 기존의 2 중 버퍼를 사용하는 직/병렬 변환 회로에 비하여 규칙적이고, 간단한 구조의 NxN 어레이 형태로 구성한 플립플롭을 좌우, 상하 방향으로 연결하고, 좌우, 또는 상하 방향으로 데이타를 이동 시길 수 있는 방향 제어신호를 사용하여 변환 기능을 수행하고, 연속적인 데이타를 입출력 시킬 수 있는 직/병렬 변환 회로에 관� �� 개시된다.
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公开(公告)号：KR1019980047254A
公开(公告)日：1998-09-15
申请号：KR1019960065730
申请日：1996-12-14
Applicant: 한국전자통신연구원
IPC: G06F9/34
Abstract: 본 발명은 비디오 코덱 내부 모듈에서 발생되는 이벤트를 제어하기 위한 파이퍼라인 형식의 마이크로 제어기와 그 동작에 관한 것으로, 특히 동시 다발적으로 발생되는 이벤트들을 인스트럭션 수준에서 실시간 처리하기 위한 마이크로 제어기에 의한 이벤트 신호 제어 회로에 관한 것이다.
이러한 이벤트 제어 기능을 별도의 인스트럭션으로 정의하여 프로그램 수준에서 모든 이벤트를 마이크로 제어기를 통해 제어 함으로서, 이벤트 처리 순서, 이벤트 별 응답 신호 조정 및 이벤트 처리 프로그램을 단순화 시키는 장점을 갖는다.-
公开(公告)号：KR1019970049749A
公开(公告)日：1997-07-29
申请号：KR1019950047860
申请日：1995-12-08
Applicant: 한국전자통신연구원
IPC: G06F17/14
Abstract: 본 발명은 4 ×8블럭과 2개의 4 ×8블록을 처리하는 이산 여현 변환기 (Discrete Cosine Transformer, 이하 DCT라고 약칭함) 및 그 방법에 관한 것으로서, 그 특징은 4 ×8블록과 2개의 4 ×8블록을 처리하는 이산 여현 변환기에 있어서, 블록의 움직임 정보에 따라 DCT 블록의 크기를 달리하는 디지털 비디오 카세트 레코더로부터 영상 데이터를 입력받는 입력수단과, 상기 입력수단을 통해 입력받은 영상 데이터를 분석하여 움직임이 있는지 없는지를 판단하는 판단수단과, 상기 판단수단에 의해 움직임이 없다고 판단된 경우에 8 ×8 DCT를 수행하는 8 ×8 DCT 수단 및 상기 판단수단에 의해 움직임이 크다고 판단된 경우에 블록 내 수직방향의 이웃하는 두 화소끼리 합과 차를 계산하여 2개의 4 ×8 DCT를 수행하는 4 ×8 DCT 수단을 포함하는 데에 있으므로, 본 발명은 서로 다른 블 럭 크기를 처리하도록 하여 코딩 효율과 화질을 향상시킬 수 있다는 데에 그 효과가 있다.
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公开(公告)号：KR1019960025002A
公开(公告)日：1996-07-20
申请号：KR1019940034151
申请日：1994-12-14
Applicant: 한국전자통신연구원
Abstract: 본 발명은 움직임 보상을 행하는 알고리즘들 중에서 완전탐색 블럭정합 알고리즘(FBMA : Full-search Block MatchingAlgorithm)을 고속 파이프라인(Pipeline) 병렬구조로 구현 가능하도록 하기 위한 완전탐색 블럭정합 알고리즘을 이용한움직임 예측기(Motion Estimator)에 관한 것으로, 기준블럭과 후보블럭 사이의 차의 절대값을 계산하는 부분과 차의 절대값을 누적하는 합연산 부분으로 크게 구성되며 각 구분을 각각 하나의 파이프 상태 연결되는데 후보 블럭데이타 경로를두가지로 변경시켜 매 동기 클럭에 맞추어 두 개의 후보 블럭데이타에 대하여 번갈아 가며 반복적으로 연산 출력을 수행시킬 수 있도록 병렬성을 추가시킨 벡터처리기가 5개 병렬로 연결 구성되는 것을 특징으로 하는 완전탐색 블럭정합 알고리즘을 이용한 움직임 예측기를 구성하는 벡터처리기를 제공하면 움직임 예측기를 구성하는 PE PIPE의 효율을 100% 사용가능한 것 외에 PE의 외부에서 보면 데이타와 제어신호들의 구별이 없다는 것이다. 모든 데이타는 데이타 레지스터를 통하여 PE 사이에 파이프라인 상태로 전달되며, 모든 제어신호들도 6비트의 제어 레지스터를 통하여 PE 사이에 파이프라인상태로 전달된다. 즉 PE PIPE의 외부에서 보면 제어신호들도 데이타와 전혀 구별됨 없이 파이프라인 데이타로 취급된다.이러한 구조는 PE PIPE에서 데이타 버스와 제어신호 버스를 불필요하게 하여 본 발명의 PE PIPE의 안정된 동작과 고속동작에 기여하게 되는 효과가 있다.
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公开(公告)号：KR1019950022989A
公开(公告)日：1995-07-28
申请号：KR1019930027866
申请日：1993-12-15
Applicant: 한국전자통신연구원
IPC: H04N19/42 , H04N19/124
Abstract: 본 발명은 부스 승산기를 이용하여 영상 압축/복원의 국제 표준인 ISO의 Moving Picture Experts Group 등에서 요구하는 역양자화 계산을 효율적으로 구현할 수 있는 회로를 제공하기 위한 것으로, 3-bit 부스 부호화에 따른 승산기를 이용하여 역양자화회로를 구성할 때, 부스 승산회로의 앞단에, 부호판별회로(20)의 출력 SN을 반전시키는 인버터수단과, 2배수확장회로(10)의 두번째 자리 bit(b
2 )를 하나의 입력단으로 받아들이고 다른 하나의 입력단으로는 인버터수단의 출력을 받아들여 논리곱을 구하는 앤드수단과, 2배수확장회로(10)의 두번째 자리 bit(b
2 )와 부호판별수단(20)의 출력 SN의 배타적 논리합을 구하는 익스클루시브 오어수단과, 상기 부호판별수단(20)의 두 출력 SN과 SP의 논리합을 구하는 오어수단을 포함하는 부가회로(60)를 첨가하면 승산기의 승수 2A+S ign(A)를 구하는 데 필요한 가산회로를 줄일 수 있을 뿐만 아니라 회로의 처리속도를 향상시켜 역양자화 계산을 효율적으로 수행할 수 있게 된다.-
Patent Agency Ranking
公开(公告)号：KR1019950000495B1
公开(公告)日：1995-01-24
申请号：KR1019910024777
申请日：1991-12-28
Applicant: 한국전자통신연구원
IPC: G11C7/00
Abstract: The interface of node memory and MBUS consists of a special controller chip and a multiple control module for data read/write operation in parallel processing system. The multiple control module comprises a type/size module for deciding the type/size of transaction, a 64 bit latch module for controlling the difference of data width at data input/output, a transmission module for controlling latch, a parity generation/check module for checking the effectiveness of input/output data a burst module for having 32 bit counter for burst transmission from 1byte to 128 byte, a module for generating self-address continuously without designating new address.
Abstract translation: 节点存储器和MBUS的接口由并行处理系统中的数据读/写操作的专用控制器芯片和多控制模块组成。 多重控制模块包括用于确定事务的类型/大小的类型/大小模块，用于控制数据输入/输出处的数据宽度的差异的64位锁存模块，用于控制锁存器的传输模块，奇偶生成/检查模块 用于检查输入/输出数据的有效性，用于具有用于从1字节到128字节的突发传输的32位计数器的突发模块，用于连续地生成自地址而不指定新地址的模块。
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公开(公告)号：KR1019940003323B1
公开(公告)日：1994-04-20
申请号：KR1019910025588
申请日：1991-12-31
Applicant: 한국전자통신연구원
IPC: G06F13/00
Abstract: For the intelligent computer to process multi-media data, the interface circuit for the MBus and DSP module to support direct SRAM access of the DSP module comprises an SRAM interface (100) to access SRAM in the DSP module, a DPRAM interface (200) to access DPRAM in the DSP, a DSP96002 host interface (300) to access DSP96002 host interface, a latch unit (28) to control the control signal, an AND-gate (29) to change every MBus status signals into one, a DSP controller (30) for symbolization, an SRAM controller (31) and a DPRAM controller (32).
Abstract translation: 对于智能计算机处理多媒体数据，用于支持DSP模块的直接SRAM访问的MBus和DSP模块的接口电路包括用于访问DSP模块中的SRAM的SRAM接口（100），DPRAM接口（200） 访问DSP中的DPRAM，用于访问DSP96002主机接口的DSP96002主机接口（300），用于控制控制信号的锁存单元（28），将每个MBus状态信号改变为一个的与门（29），DSP 用于符号化的控制器（30），SRAM控制器（31）和DPRAM控制器（32）。
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公开(公告)号：KR1020010063803A
公开(公告)日：2001-07-09
申请号：KR1019990061897
申请日：1999-12-24
Applicant: 한국전자통신연구원
IPC: G06F3/00
Abstract: PURPOSE: The MMC(Multimedia Card) supporting the video codec function is provided to support the video codec function in a small terminal while adapting the interface of the smallest MMC CONSTITUTION: The MMC has a REG_FILE(Registry File)(1), which controls the state and processing of a card, and a registry is accessed by an MMC host. An IF_DRIVER(Interface Driver)(2) drives three signals like CMD(RSP), CLK, and DAT that are inputted by a MMC_IF(Multimedia Card Interface)(3). The MMC_IF recognizes and processes each command, put together the response processing, controls the data send/receive, and provides the mean for accessing to the registry information. A V_CODEC_IF(Video Codec Interface)(4) controls the exchange of the control signal and the data send/receive between the MMC_IF and a V_CODEC(Video Codec)(6). The V_CODEC processes the video compression and recovery algorithm. A FIFO(First In First Out)(5), temporary storage when the data between the V_CODEC and MMC host is exchanged, buffers the data. The REG_FILE is a gathering of registries, which include the control information for the normal operation and whole state of the MMC.
Abstract translation: 目的：支持视频编解码功能的MMC（多媒体卡）支持小型终端中的视频编解码功能，同时适应最小MMC组合的接口：MMC具有REG_FILE（注册表文件）（1），可控制 卡的状态和处理以及注册表由MMC主机访问。 IF_DRIVER（接口驱动器）（2）驱动由MMC_IF（多媒体卡接口）（3）输入的CMD（RSP），CLK和DAT等三个信号。 MMC_IF识别和处理每个命令，将响应处理放在一起，控制数据发送/接收，并提供访问注册表信息的平均值。 V_CODEC_IF（视频编解码接口）（4）控制MMC_IF和V_CODEC（视频编解码器）（6）之间的控制信号和数据发送/接收的交换。 V_CODEC处理视频压缩和恢复算法。 FIFO（先进先出）（5），当V_CODEC和MMC主机之间的数据被交换时临时存储，缓冲数据。 REG_FILE是一个注册表集合，其中包括MMC正常运行和整个状态的控制信息。
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公开(公告)号：KR1020000038112A
公开(公告)日：2000-07-05
申请号：KR1019980052974
申请日：1998-12-03
Applicant: 한국전자통신연구원
IPC: H04N7/14
CPC classification number: H04N7/141 , H04N21/42615 , H04N21/4341
Abstract: PURPOSE: A video telephone device is provided to manufacture a video telephone device using a hardware audio/video codec and manufacture a network configuration using software means for maximized compatibility. CONSTITUTION: A video telephone device includes an audio processor(111), a video processor(122), a video compressor/restorer(115), and a software module(130). The audio processor(111) compresses the audio signal and outputs according to a control signal. The video processor(122) decodes the video signal and outputs according to a control signal, encodes the video signal, and provide an overlay according to an input signal from outside. The video compressor/restorer(115) compresses the result from the video processor and restores the compressed signal. The software module(130) processes the signal from the audio processor and the signal from the video compression/restorer in a packet data format and outputs a motion control signal to the audio processor and the video processor.
Abstract translation: 目的：提供一种视频电话设备来制造使用硬件音频/视频编解码器的视频电话设备，并使用用于最大化兼容性的软件装置来制造网络配置。 构成：视频电话设备包括音频处理器（111），视频处理器（122），视频压缩器/恢复器（115）和软件模块（130）。 音频处理器（111）根据控制信号压缩音频信号并输出。 视频处理器（122）对视频信号进行解码并根据控制信号进行输出，对视频信号进行编码，并根据来自外部的输入信号提供覆盖。 视频压缩器/恢复器（115）压缩视频处理器的结果并恢复压缩信号。 软件模块（130）以分组数据格式处理来自音频处理器的信号和来自视频压缩/恢复器的信号，并向音频处理器和视频处理器输出运动控制信号。
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