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公开(公告)号：KR100329969B1
公开(公告)日：2002-03-27
申请号：KR1019990061128
申请日：1999-12-23
Applicant: 한국전자통신연구원
IPC: G06F12/08
Abstract: 본발명은캐시동일성유지메모리시스템에서캐시충돌방지장치및 그방법과상기방법을실현시키기위한프로그램을기록한컴퓨터로읽을수 있는기록매체에관한것으로, 일관성중계기에노드내부인터페이스에의한참조정보를저장하는상태버퍼를구비하여, 디렉토리참조작업시상태버퍼를먼저참조하여불필요한디렉토리참조를줄이고, 노드내부인터페이스와프로토콜엔진의공유자원충돌을현저하게줄일수 있는캐시동일성유지메모리시스템에서캐시충돌방지장치및 그방법과상기방법을실현시키기위한프로그램을기록한컴퓨터로읽을수 있는기록매체를제공하기위하여, 프로토콜엔진이노드내부인터페이스수단에의해진행되는디렉토리참조작업을관찰하는제 1 단계; 상기프로토콜엔진이상기참조작업이미결상태쓰기인가를판단하는제 2 단계; 상기제 2 단계의판단결과, 상기참조작업이미결상태쓰기이면, 상태버퍼에 해당주소를기록하는제 3 단계; 및상기제 2 단계의판단결과, 상기참조작업이최종상태쓰기이면, 상기상태버퍼에기록된해당주소를제거하는제 4 단계를포함하며, 캐시동일성유지메모리시스템등에이용됨.
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公开(公告)号：KR100301114B1
公开(公告)日：2001-09-06
申请号：KR1019980049623
申请日：1998-11-18
Applicant: 한국전자통신연구원
IPC: H04L12/58
Abstract: 본 발명은 계층 크로스바 상호연결망에서 멀티캐스트 전송을 위한 패킷의 구조 및 그 방법에 관한 것이다.
본 발명은 기존 패킷 형태를 유지하면서 사용하지 않는 태그 필드에 멀티캐스트 전송을 정의하고, 멀티캐스트 지원 플릿(flit)을 추가하여 다중 태그의 점대점 전송 방식과 복합적으로 사용할 수 있도록 한다.
본 발명에 의하면 계층 크로스바 상호연결망에서 다수의 점대점 전송으로 수행하였던 트랜잭션을 하나의 멀티캐스트 전송으로 수행하므로써 전체 전송 지연시간을 단축하고, 상호연결망을 효율적으로 이용하므로써 시스템의 성능을 향상시킬 수 있다.-
公开(公告)号：KR1020010057733A
公开(公告)日：2001-07-05
申请号：KR1019990061128
申请日：1999-12-23
Applicant: 한국전자통신연구원
IPC: G06F12/08
Abstract: PURPOSE: An apparatus and method for preventing a collision of a cache in a cache consistency maintenance memory system is provided to prevent a collision of shared resources between an interface inside of a node and a protocol engine by reducing unnecessary reference of a directory by providing a state buffer which stores reference information in a consistency repeater, and by referring the state buffer. CONSTITUTION: A directory(31) manages a cache. An interface inside of a node(32) refers the directory(31), and approaches the cache. A state buffer(33) stores writing information in the course of referring the directory(31). An interface between nodes(35) transmits and receives a request from a mutual connection network. A protocol engine(34) receives requests from the interface inside of the node(32) and the interface between nodes(35), and monitors that the interface(32) is referring the directory(31).
Abstract translation: 目的：提供一种用于防止高速缓存一致性维护存储器系统中的高速缓存冲突的装置和方法，以通过减少目录的不必要参考来防止节点和协议引擎之间的接口之间的共享资源的冲突， 状态缓冲器，其将参考信息存储在一致性中继器中，并通过参考状态缓冲器。 构成：目录（31）管理缓存。 节点（32）内部的接口参考目录（31），并接近高速缓存。 状态缓冲器（33）在引用目录（31）的过程中存储写入信息。 节点（35）之间的接口从相互连接网络发送和接收请求。 协议引擎（34）从节点（32）内的接口和节点（35）之间的接口接收请求，并监视接口（32）是否引用目录（31）。
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Patent Agency Ranking
公开(公告)号：KR100279744B1
公开(公告)日：2001-02-01
申请号：KR1019980044348
申请日：1998-10-22
Applicant: 한국전자통신연구원
IPC: G06F15/76
Abstract: 본 발명은 단일칩 다중처리형 마이크로프로세서에 관한 것이다. 단일칩 다중처리 마이크로프로세서 내부의 프로세서(10a,...,10n) 상호간에 쓰레드 또는 타스크 수준 병렬처리를 효과적으로 지원하기 위하여 동기화 명령어 전용 레지스터 파일(20)을 제공하여 메모리 접근없이 동기화 명령어를 처리할 수 있게 하여 성능을 향상시킨다. 또한 단일칩 다중처리 마이크로프로세서의 경우 복수개의 내부 프로세서들이 각각 서로 다른 명령어 스트림을 처리하므로 칩 외부 정합장치를 통한 전송 요구는 기존의 마이크로프로세서에 비해 훨씬 높아진다. 따라서 고속화가 가능하고 높은 대역폭을 제공하기 위해, 2차 캐쉬 제어기(50), 링 제어기/패킷 버퍼(40), 패킷 송신기(60), 패킷 수신기(80), 임시버퍼(70)로 구성된 단방향 입출력 분리형 링 정합장치를 단일칩 다중처리 마이크로프로세서의 외부 정합장치로서 제공한다.
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公开(公告)号：KR100259906B1
公开(公告)日：2000-06-15
申请号：KR1019970054428
申请日：1997-10-23
Applicant: 한국전자통신연구원
IPC: G06F15/16
Abstract: PURPOSE: A multi-processing microprocessor which has a ring interface unit is provided to guarantee flexible expansibility in forming a system and high speed in data transmission, and remove data congestion, by employing a divided-type ring interface unit, not using a common-bus interface unit. CONSTITUTION: Each of processor cores(1-4) generates a memory read request and a memory write request via an internal bus of a RISC-type microprocessor that includes a primary cache. A secondary cache controller(7) and a ring controller/packet buffer(8) receive the memory requests from the processor cores(1-4). The secondary cache controller(7) determines whether the memory requests refer to the cache. If the memory requests hit the cache, the controller(7) accesses a secondary-cache data RAM via an SRAM controller(6). When the controller(7) determines the memory requests to be errors , or another processor generates a memory update request, the buffer(8) converts these memory requests to packets, and then sends them to a transmitter(9). The transmitter(9) sends the packets to a ring connection network.
Abstract translation: 目的：提供一种具有环形接口单元的多处理微处理器，通过采用分割式环形接口单元，不使用公共接口单元，提供数据传输中形成系统的灵活扩展性和高速数据传输，消除数据拥塞， 总线接口单元。 构成：每个处理器内核（1-4）通过包括主缓存的RISC型微处理器的内部总线产生存储器读请求和存储器写请求。 二级缓存控制器（7）和环形控制器/分组缓冲器（8）从处理器核心（1-4）接收存储器请求。 二级缓存控制器（7）确定存储器请求是否引用高速缓存。 如果存储器请求命中缓存，则控制器（7）经由SRAM控制器（6）访问二次缓存数据RAM。 当控制器（7）确定存储器请求是错误时，或者另一个处理器产生存储器更新请求时，缓冲器（8）将这些存储器请求转换成数据包，然后发送给发送器（9）。 发射机（9）将数据包发送到环形网络。
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公开(公告)号：KR100250437B1
公开(公告)日：2000-04-01
申请号：KR1019970074745
申请日：1997-12-26
Applicant: 한국전자통신연구원
IPC: H04L12/00
CPC classification number: G06F13/364
Abstract: PURPOSE: A path controlling device for performing a round robin arbitration and an adaptive path control is provided to add normal path controllers for performing the round robin arbitration on the basis of priorities, and to add an adaptive path switch to the normal path controllers. CONSTITUTION: Many normal path control logic blocks(502) perform round robin arbitrations based on priorities, and control internal logics. An adaptive path switch(503) inputs signals of the normal path control logic blocks(502) and a ready signal, and outputs many arbitration selecting sequential signals, state signals, and arbitration selecting combination signals. Normal transmission mask registers(504,506) connect 10 bits of normal arbitration request signals and 10 bits driven in the normal path control logic blocks(502) to an AND gate inputting according to each bit. The normal transmission mask registers(504,506) supply outputs of the connected result to the normal path control logic blocks(502) again. Emergency transmission mask registers(505,507) connect 10 bits of emergency arbitration request signals and the 10 bits driven in the normal path control logic blocks(502) to the AND gate inputting according to each bit. The emergency transmission mask registers(505,507) supply an output of the connected result to the normal path control logic blocks(502) again.
Abstract translation: 目的：提供一种用于执行循环仲裁和自适应路径控制的路径控制装置，用于根据优先级添加用于执行轮询仲裁的正常路径控制器，并将自适应路径切换添加到正常路径控制器。 构成：许多正常的路径控制逻辑块（502）基于优先级进行轮询仲裁，并控制内部逻辑。 自适应路径切换（503）输入正常路径控制逻辑块（502）的信号和就绪信号，并输出许多仲裁选择顺序信号，状态信号和仲裁选择组合信号。 正常发送掩码寄存器（504,506）将正常仲裁请求信号的10位和在正常路径控制逻辑块（502）中驱动的10位连接到根据每个位的与门输入。 通常的传输屏蔽寄存器（504,506）再次将连接结果的输出提供给正常路径控制逻辑块（502）。 紧急传输屏蔽寄存器（505,507）将10位紧急仲裁请求信号和在正常路径控制逻辑块（502）中驱动的10位连接到根据每个位的与门输入。 紧急传输屏蔽寄存器（505,507）再次将连接结果的输出提供给正常路径控制逻辑块（502）。
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公开(公告)号：KR100237389B1
公开(公告)日：2000-01-15
申请号：KR1019960066256
申请日：1996-12-16
Applicant: 한국전자통신연구원
IPC: H04L12/28
Abstract: 본 발명은 근원지 동기 전송 방식을 사용하는 독립 동기 방식 시스템의 상호 연결망에 관한 것으로서, 상기 상호 연결망은 N개의 동기화부를 갖는 입력 수단과, N개의 동기화부를 갖는 출력 수단 및 상기 입출력 수단 사이에 N x N 크로스바 패스 수단으로 이루어진 라우터 스위치를 이용하여 근원지 동기 전송 방식을 사용하는 상호 연결망 구성시, 상호 연결망 성능 요구에 따라 라우터 스위치를 병렬 연결하여 데이터 폭을 넓힐 수 있는 특징을 가짐으로써, 한정된 데이터 폭을 제공하는 라우터 스위치를 병렬 연결하여 데이터 폭을 확장할 수 있음에 따라 노드 상호간에 넓은 데이터 패스를 제공함에 따른 시스템 성능 향상 효과를 갖는다.
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公开(公告)号：KR1019990033159A
公开(公告)日：1999-05-15
申请号：KR1019970054428
申请日：1997-10-23
Applicant: 한국전자통신연구원
IPC: G06F15/16
Abstract: 본 발명은 링 정합장치를 갖는 다중처리형 마이크로프로세서에 관한 것이다.
기존의 상용 마이크로프로세서들은 메모리간 또는 마이크로프로세서간 연결을 위하여 버스 정합장치를 갖는다. 그러나, 마이크로프로세서들이 고속화 및 고성능화 되면서 고속화에 한계가 있는 버스 정합장치에서 병목현상이 발생한다.
따라서, 본 발명은 링 정합장치를 갖는 고성능 마이크로프로세서에 관한 것으로, 버스 정합장치의 병목현상을 해소하기 위하여 버스 정합장치 대신에 링 정합장치를 갖는 다중처리형 마이크로프로세서의 구조에 관한 것이다.
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