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公开(公告)号：KR1019990054868A
公开(公告)日：1999-07-15
申请号：KR1019970074745
申请日：1997-12-26
Applicant: 한국전자통신연구원
IPC: H04L12/00
Abstract: 본 발명은 라운드 로빈 중재 및 적응 경로 제어를 수행하는 경로 제어 장치에 관한 것이다.
본 발명의 경로 제어기는 일반 경로 제어기와 적응 경로 제어기로 구성되는데 일반 경로 제어기는 일반 전송 패킷과 긴급 전송 패킷에 대한 우선 순위 중재를 수행하며 10개의 입력 포트 위치에 따라 개선된 라운드 로빈 중재를 수행한다.
적응 경로 제어기는 2개의 일반 경로 제어기와 1개의 적응 경로 스위치로 구성된다. 적응 경로 제어기는 2개의 전송 경로중 하나의 경로가 사용중에 있거나 전송 문제가 발생하면 다른 하나의 경로로 패킷을 전송해주는 경로 제어기이다.
본 발명은 크로스바 라우팅 스위치의 핵심 기능인 중재 및 경로 제어를 수행하는 경로 제어기에 관한 것으로 특히, 우선 순위를 기반으로 라운드 로빈 중재를 수행하는 일반 경로 제어기와 상기 일반 경로 제어기에 적응 경로 스위치를 부가하여 적응 경로 제어를 수행하는 적응 경로 제어기를 고안한 것이다.-
公开(公告)号：KR1019990053977A
公开(公告)日：1999-07-15
申请号：KR1019970073708
申请日：1997-12-24
Applicant: 한국전자통신연구원
IPC: G06F19/00
Abstract: 본 발명은 크로스바 라우팅 스위치의 전역제어 장치 및 그 방법에 관한 것으로, 특히 단일 태그 구조의 패킷을 사용하여 클러스터 또는 허브의 기능에 따라 해당 브로드캐스트 전송을 수행하고 외부 준비 신호의 통제를 통하여 내부 각 유니트들을 제어하는 전역 제어 장치 및 그 방법에 관한 것이다.
본 발명은 크로스바 라우팅 스위치의 기능중 브로드캐스트 전송 기능을 제공하는 제어 장치에 관한 것으로, 단일 태그 구조의 브로드캐스트 패킷을 클러스터 또는 허브에 따라 해당 브로드캐스트 전송을 수행하므로써 수신노드에 태그를 제외한 순수 데이터만을 전송할 수 있고 다중 태그 구조의 점대점 패킷과 함께 사용시 수신노드에 동일한 관점의 패킷을 제공할 수 있다. 또한, 외부 준비 신호를 통제하여 내부 경로 제어기 서브유니트 및 데이터 패스 제어기 서브유니트를 제어하는 전역 제어 장치를 제공하므로써 전역 제어를 위한 별도의 추가 신호 및 회로를 사용하지 않고 크로스바 라우팅 스위치에 적합한 전역 제어를 수행할 수 있다.-
33.发明公开
公开(公告)号：KR1019980044601A
公开(公告)日：1998-09-05
申请号：KR1019960062703
申请日：1996-12-07
Applicant: 한국전자통신연구원
IPC: H04L12/851 , H04L12/823
Abstract: 본 발명은 플릿(flit) 단위 cut-through 방식의 경로제어를 수행하는 크로스바 상호연결망에 적합한 크로스바 라우팅 스위치를 구성하는 중재 요청 제어 장치 그 제어방법에 관한 것으로서, 본 발명의 중재 요청 장치가 적용되는 크로스바 라우팅 스위치는 독자적인 패킷 형태와 경로 제어 방법을 가지고 있으며 망 제어 기능 등 여러가지 독자적인 기능을 제공한다. 본 발명은 상기 크로스바 라우팅 스위치의 기능중 데이터 패킷의 태그 플릿을 해석하여 일반 패킷 전송, 긴급 패킷 전송, 그리고 브로드캐스트 전송을 구분하여 해당 전송의 중재를 요청하는 기능과, 망 제어 패킷의 경우 해당 포트를 분리 또는 결합시키는 기능, 그리고 정의된 형태의 태그가 아니거나 잘못된 목적지 주소로 데이터 전송을 요구하는 경우 패킷을 자동적으로 제거하는 패킷 제거 신호 구동기능을 수행하는 중재 요청 장치의 중재요청 제어방법을 제공하는 것이다. 또한 본 발명은 기존의 단순한 목적지 주소 해석 기능외에 상기 부가적인 기능들을 제공함으로써, 고기능의 크로스바 라우팅 스위치를 구현할 수 있다.
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公开(公告)号：KR100144786B1
公开(公告)日：1998-08-01
申请号：KR1019950024216
申请日：1995-08-05
Applicant: 한국전자통신연구원
IPC: H04L12/46
Abstract: 본 발명은 계층구조의 상호 연결망을 위한 경로제어장치 및 제어방법에 관한 것으로서, 종래기술에서 상호 연결망의 스위치에 경로선택을 위한 별도의 정보를 설정해야 하고, 경로계산을 각 스위치에서 수행해야하기 때문에 발생되는 복잡한 스위치를 사용해야 하는 문제점을 해결하기 위해 많은 수의 노드들이 상호 연결망에 연결되어 있을 때 송신노드가 데이터를 보내고, 지정된 수신노드가 그 데이터를 받기 위하여 연결망의 경로를 선택함으로써 스위치가 간단해질 수 있는 것이다.
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公开(公告)号：KR1019970029129A
公开(公告)日：1997-06-26
申请号：KR1019950040552
申请日：1995-11-09
Applicant: 한국전자통신연구원
IPC: G06F15/173
Abstract: 본 발명은 클러스터 기반의 병렬처리 컴퓨터를 위한 계층 크로스바 상호연결망에 관한 것이다. 종래기술에서의 병렬처리 컴퓨터를 위한 상호연결망은 큰 규모의 시스템 구성시 많은 계층이 필요하고, 비계층 구조로 확장성이 부족하며, 노드간 데이타 지연시간이 길고, 비용 효과면에서 적합하지 않았다. 본 발명은 이를 해결하기 위해 동일한 데이타 경로를 제어하고 데이타 패킷의 전송을 제어하는 n개의 크로스바 스위치와 8개의 노드 연결용 링크와 2개의 상위 클러스트 연결용 링크를 갖는 2개의 크로스바 연결망과 최대 8개의 프로세싱 노드를 연결하여 하나의 하위 클러스터를 구성하고, 최대 8개의 하위 클러스터와 상위 크로스바 연결망을 연결하여 하나의 상위 클러스터로 구성하며, 최대 8개의 상위 클러스터와 차상위 크로스바 연결망을 연결하여 하나의 차상위 클러스터를 구성하는 방식의 연결 학장성을 가지므로써 계층구조의 병렬처리 시스템을 효과적으로 지원할 수가 있다. 또한, 두개의 하위 크러스터 연결 또는 두개의 상위 클러스터 연결은 상위 또는 차상위의 크로스바 연결망을 사용하지 않고 링크를 통해 직접 연결하므로써 다른 하위 클러스터내 또는 다른 상위 클러스터내 프로세싱 노드들간에 적은 지연시간을 가지고 데이타를 송신할수 있는 것이다.
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Patent Agency Ranking
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37.发明授权
公开(公告)号：KR1019970002413B1
公开(公告)日：1997-03-05
申请号：KR1019940007771
申请日：1994-04-13
Applicant: 한국전자통신연구원
IPC: G06F13/38
Abstract: The trace memory module in the bus information processing unit has an address path interface logic(3) for receiving an address signal from a function controller module(5), a CPU module(6) and a responder module(7) for the address path, multiplexing the address signal according to a control status signal and outputting the multiplexed signal to a trace memory core(2), a select control path interface logic(4) for receiving a select control signal from the CPU module(6) and the responder module(7) for the retrieval memory select control path, multiplexing the select control signal according to the control status signal and outputting the multiplexed signal to the trace memory core(2), and the trace memory core(2) for receiving the address signal and select control signal from the interface logics(3)(4), the system bus data signal and external data signal from a bus interface module(8), and the time sequence and control status signal from the function controller module(5) and driving the data and control signal of the retrieval memory blocks 9a,..., 9n.
Abstract translation: 总线信息处理单元中的跟踪存储器模块具有用于从功能控制器模块（5）接收地址信号的地址路径接口逻辑（3），用于地址路径的CPU模块（6）和应答器模块（7） 根据控制状态信号复用地址信号，并将多路复用的信号输出到跟踪存储器核心（2）;选择控制路径接口逻辑（4），用于从CPU模块（6）和应答器（6）接收选择控制信号 用于检索存储器选择控制路径的模块（7），根据控制状态信号对选择控制信号进行多路复用，并将复用的信号输出到跟踪存储器核心（2），以及跟踪存储器核心（2），用于接收地址信号 并从接口逻辑（3）（4）中选择控制信号，从总线接口模块（8）选择系统总线数据信号和外部数据信号，以及功能控制器模块（5）的时序和控制状态信号， 驾驶d ata和检索存储块9a，...，9n的控制信号。
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公开(公告)号：KR1019970001622B1
公开(公告)日：1997-02-11
申请号：KR1019930029348
申请日：1993-12-23
Applicant: 한국전자통신연구원
IPC: H04L12/40
Abstract: The data transmission between each processor, or processor and memory is performed through a system bus(3) in multiple processor systems having a number of processor boards(1,1a-n) and memory boards(2,2a-n). Each board has independent data request signal. A memory state line(16) is connected through a number of signal lines(15,15a-n) to the memory boards. Each processor board determines the time of data request with reference of the signal line so that the number of retry for data request can be reduced.
Abstract translation: 每个处理器或处理器和存储器之间的数据传输通过具有多个处理器板（1,1a-n）和存储器板（2,2a-n）的多个处理器系统中的系统总线（3）来执行。 每个电路板都有独立的数据请求信号。 存储器状态线（16）通过多个信号线（15,15a-n）连接到存储器板。 每个处理器板根据信号线确定数据请求的时间，从而可以减少数据请求的重试次数。
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公开(公告)号：KR1019960003652B1
公开(公告)日：1996-03-21
申请号：KR1019930024326
申请日：1993-11-16
Applicant: 한국전자통신연구원
IPC: G06F13/38
Abstract: receiving an address information signal, a driving signal and a read/write signal and checking whether a processor performs an inseparable cycle read operation; if not performed, repeating the above step until the read operation is performed; if performed, checking whether the multiplex processor performs an inseparable cycle write operation and if performed, returning to the inseparable cycle read operation; if not performed, determining whether addresses in which the inseparable cycle read is executed and addresses driven by a bus are the same or not by means of a comparator and if not same, returning to the inseparable cycle writing step; and if same, generating a predetermined control signal by which the bus is not operated and returning to the inseparable cycle writing step.
Abstract translation: 接收地址信息信号，驱动信号和读/写信号，并检查处理器是否执行不可分的循环读操作; 如果不执行，则重复上述步骤直到执行读取操作; 如果执行，则检查多路复用处理器是否执行不可分割的循环写入操作，如果执行，则返回到不可分的循环读取操作; 如果不执行，则确定执行不可分离循环的地址和由总线驱动的地址是否通过比较器相同或不相同，如果不相同，则返回到不可分开的循环写入步骤; 并且如果相同，则产生预定的控制信号，通过该预定控制信号，总线不被操作并返回到不可分的循环写入步骤。
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