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31.发明公开Ｈ.264 디코더를 가속시키기 위하여 추가된 명령어에 적합한 역정수 변환 연산기를 구비한 프로세서 및 그 방법 失效具有适用于加速H.264解码器的添加指令的逆整数变换计算器的处理器及其方法
公开(公告)号：KR1020050064117A
公开(公告)日：2005-06-29
申请号：KR1020030095401
申请日：2003-12-23
Applicant: 한국전자통신연구원
IPC: H04N7/24
Abstract: H.264 디코더를 가속시키기 위하여 추가된 명령어에 적합한 역정수 변환 연산기를 구비한 프로세서 및 그 방법이 개시된다. 상기 프로세서는, 다수의 레지스터들을 구비하고, 페치된 명령어를 해석하여 판별된 연산 종류에 대응하는 레지스터에서 레지스터 데이터를 추출하여 출력하는 명령어 디코딩부; 및 제1 레지스터 및 제2 레지스터를 구비하고, 상기 페치된 명령어가 역정수 변환 연산 명령어이면, 그에 대응하여 상기 명령어 디코딩부에서 추출된 레지스터 데이터를 상기 제1 레지스터로 받아들여 역정수 변환 연산을 수행하여 그 변환 결과를 상기 제2 레지스터에 저장하는 실행부를 구비하는 것을 특징으로 한다.
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公开(公告)号：KR102097988B1
公开(公告)日：2020-05-29
申请号：KR1020140042511
申请日：2014-04-09
Applicant: 한국전자통신연구원
IPC: G01R31/3183
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公开(公告)号：KR1020170102720A
公开(公告)日：2017-09-12
申请号：KR1020160025201
申请日：2016-03-02
Applicant: 한국전자통신연구원
CPC classification number: G06F12/0811 , G06F12/084 , G06F12/0842 , G06F12/0875 , G06F2212/6042 , G06F2212/62
Abstract: 본발명에따른캐시메모리는제1 내지제N 코어들각각과대응되도록구성되는제1 내지제N 1차캐시들, 제1 내지제N 1차캐시들이서로공유하도록구서오디는 2차공유캐시, 및제1 내지제N 코어들각각으로부터어드레스를수신하고, 수신된어드레스를기반으로 2차공유캐시의영역중 적어도일부영역을제1 내지제N 1차캐시들중 어느하나에할당하도록구성되는일관성제어기를포함한다.
Abstract translation: 根据本发明的高速缓冲存储器，第一至第一至第N的第一级高速缓存中的N个核被配置为与第一至第N的第一级高速缓存到发票奥迪第二共享高速缓存来彼此共享的对应， mitje第一通，从分别接收到的地址，并且被配置为基于接收到的地址中的一个的N个核一致控制器共享高速缓存通过所述N个第一级高速缓存中的第一个的至少一个部分区域的第二区域分配任何花枝 它包括。
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公开(公告)号：KR101661111B1
公开(公告)日：2016-09-30
申请号：KR1020100117121
申请日：2010-11-23
Applicant: 한국전자통신연구원
Inventor： 한진호
CPC classification number: G06F1/324 , G06F1/26 , Y02D10/126
Abstract: 본발명은코어단위로전력조절장치를구비하여코어단위로전력에관련된여러파라메터를조절함으로써전력관리에대한부하를줄이고미세한전력조절을통해저전력멀티코어프로세서를실현할수 있도록한 멀티코어프로세서의전력제어장치에관한것으로, 수행할어플리케이션프로그램에대한코드정보를전력조절제어부로제공하는프로세서코어; 및상기프로세서코어로부터어플리케이션프로그램에대한코드정보를제공받아상기프로세서코어의동작주파수를결정하고, 결정한동작주파수에따른동작전압과클럭게이팅및 파워게이팅값을설정하여상기프로세서코어로제공하는전력조절제어부를포함하는것을특징으로한다.
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Patent Agency Ranking
公开(公告)号：KR1020150061546A
公开(公告)日：2015-06-04
申请号：KR1020140069937
申请日：2014-06-10
Applicant: 한국전자통신연구원
CPC classification number: G06F11/14 , G06F9/3861 , G06F11/16 , G06F15/78
Abstract: 다중경로업데이트레지스터파일(Multi-Path Register File)과상태회귀(State Recovery) 구조를포함하는 CPU 코어및 이의제어방법이개시된다. 본발명의일 면에따른상태회귀가능한내고장성 CPU 코어는동일명령어가요청하는연산을수행하는제1, 제2 및제3 연산논리회로; 상기제1 내지제3 연산논리회로에서상기동일명령어에의해출력되는연산값을비교하여, 2개이상의연산값이동일하면정상상태로판단하고, 그렇지않으면고장상태로판단하는제1 선택기(2oo3 vote); 및상기제1 선택기에서정상상태로판단된경우, 일치하는값을갖는연산값을기록하는레지스터파일(Register file)을포함한다.
Abstract translation: 公开了包括多路径更新寄存器文件和状态恢复结构的CPU核心及其控制方法。 根据本发明的实施例的可恢复和容错的CPU内核包括：被配置为执行由相同命令请求的计算的第一，第二和第三算术逻辑电路; 被配置为通过相同的命令比较从第一，第二和第三算术逻辑电路输出的计算值的第一选择器（2oo3），当两个或多个计算值相同时，确定为正常状态;如果不是， 确定为故障状态; 以及配置为当确定为第一选择器中的正常状态时，记录具有相同值的计算值的寄存器文件。
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公开(公告)号：KR1020130101926A
公开(公告)日：2013-09-16
申请号：KR1020120023051
申请日：2012-03-06
Applicant: 한국전자통신연구원
Inventor： 한진호
CPC classification number: G06F12/0875 , G06F12/0802 , G06F12/084 , G06F2212/6012 , Y02D10/13 , G06F12/08 , G06F9/30 , G06F12/10
Abstract: PURPOSE: A cache using a scratch pad memory structure and a processor including the same are provided to save electricity by using a variable cache structure which can operate a memory in the cache as a scratch pad memory when a command code of continuous large capacity is read. CONSTITUTION: A block memory includes more than one block area where a command code read from an external memory is stored. A tag memory stores an external memory address corresponding to the index of the command code stored in the block memory. A tag controller processes the request for the command code when a fetch unit in the processor is in a cache mode. A partial block area of the block area is set as a scratch pad area according to the cache setting inputted from a cache setting part in the processor. [Reference numerals] (AA) Cache mode; (BB) Scratch pad mode; (S310) Set SPM_EN inside a block memory by setting a cache; (S320) Patch unit requests a command code; (S330) Operate in a scratch patch mode or a cache mode according to a requested address; (S340) Activate a tag controller and a tag memory; (S345) Read a command code by approaching a cache area; (S350) Read a command code by directly approaching a scratch area; (S352) Complete to read from an external memory in a random block; (S354) Patch unit reads a command code
Abstract translation: 目的：提供使用便笺式存储器结构的缓存和包括其的处理器以通过使用可变高速缓存结构来节省电力，该可变高速缓存结构可以在读取连续大容量的命令代码时将高速缓存中的存储器作为临时存储器存储器 。 构成：块存储器包括存储从外部存储器读取的命令代码的多个块区域。 标签存储器存储对应于存储在块存储器中的命令代码的索引的外部存储器地址。 当处理器中的提取单元处于高速缓存模式时，标签控制器处理对命令代码的请求。 根据从处理器中的高速缓存设置部分输入的缓存设置，将块区域的部分块区域设置为暂存区域。 （附图标记）（AA）缓存模式; （BB）便笺模式; （S310）通过设置缓存将SPM_EN设置在块存储器内; （S320）补丁单元请求命令码; （S330）根据请求的地址在暂存补丁模式或高速缓存模式下操作; （S340）激活标签控制器和标签存储器; （S345）通过接近缓存区域读取命令代码; （S350）通过直接接近暂存区域读取命令代码; （S352）完成从随机块中的外部存储器读取; （S354）补丁单元读取命令码
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公开(公告)号：KR101274112B1
公开(公告)日：2013-06-13
申请号：KR1020090086913
申请日：2009-09-15
Applicant: 한국전자통신연구원
CPC classification number: H04N19/53 , H04N19/194 , H04N19/43 , H04N19/433 , H04N19/61
Abstract: 본 발명은 H.264 비디오 코딩 표준에 따르는 영상 부호화 속도를 향상시킬 수 있도록 하는 영상 부호화 장치에 관한 것으로, 그 장치는 계층적 움직임 예측 알고리즘을 고려하여 영상 부호화 장치에 구비되는 메모리들을 재배치하고 이들의 메모리 구조를 변경시켜 줌으로써, 영상 부호화 장치 내부에 구비되는 메모리를 다양한 구성 수단으로 공유할 수 있도록 한다. 또한 프레임 메모리와 영상 부호화 장치간에 송수신되는 데이터 량은 감소되고, 영상 부호화 속도는 향상되는 효과를 제공할 수 있게 된다.
H.264, 영상 부호화, 영상 부호화 속도 향상, 메모리 구조-
公开(公告)号：KR100926752B1
公开(公告)日：2009-11-16
申请号：KR1020070132665
申请日：2007-12-17
Applicant: 한국전자통신연구원
IPC: H04N19/43 , H04N19/523
CPC classification number: H04N19/523 , H04N19/43
Abstract: 본 발명은 현재 프레임의 매크로 블록에 상응하는 참조 프레임의 휘도 신호를 이용하여 1화소 단위 화소를 저장하는 1화소 단위 화소 버퍼, 상기 현재 프레임의 매크로 블록 및 상기 1화소 단위 화소 버퍼에 저장된 화소에 상응하여 1화소 단위 움직임 벡터 및 최소 비용을 계산하는 1화소 추정부, 상기 1화소 단위 화소 버퍼에 저장된 화소를 이용하여 1/2화소 단위 움직임 보간을 수행하는 1/2화소 보간부 및 상기 1/2화소 보간된 화소를 저장하는 1/2화소 버퍼, 상기 1/2화소 버퍼에 저장된 화소, 상기 1화소 추정부에서 계산된 값 및 상기 현재 프레임의 매크로 블록에 상응하여 1/2화소 단위 움직임 벡터 및 최소 비용을 계산하는 1/2화소 추정부, 상기 1/2화소 버퍼에 저장된 화소 및 상기 1화소 버퍼에 저장된 화소를 이용하여 1/4 화소 단위 움직임 보간을 수행하는 1/4화소 보간부 및 상기 1/4화소 보간된 화소를 저장하는 1/4화소 버퍼 및 상기 1/4화소 버퍼에 저장된 화소, 상기 1/2화소 추정부에서 계산된 값 및 상기 현재 프레임의 매크로 블록에 상응하여 1/4화소 단위 움직임 벡터 및 최소 비용을 계산하는 1/4화소 추정부를 포함하는 동영상 부호화에서 움직임 추정 장치를 제공할 수 있다.
H.264, 움직임 추정, 움직임 보상Abstract translation: 提供了一种用于运动图像编码的运动估计装置。 该设备包括用于使用与当前帧的宏块对应的参考帧的亮度信号来存储1像素单位像素的1像素缓冲器，用于计算1像素单位运动矢量的1像素估计器以及对应于 当前帧的宏块和存储在1像素缓冲器中的像素，1/2像素内插器，用于使用存储在1像素缓冲器中的像素执行1/2像素单位内插，1/2像素 用于存储1/2像素单位内插像素的缓冲器，用于根据存储在1/2像素缓冲器中的像素计算1/2像素单位运动矢量和最小代价的1/2像素估计器， 由1像素估计器和当前帧的宏块计算的1/4像素内插器，用于使用存储在1/2像素和1像素缓冲器中的像素执行1/4像素单位插值的1/4像素内插器， 用于存储1/4像素单位内插像素的1/4像素缓冲器和用于计算1/4像素单位像素的1/4像素估计器 对应于存储在1/4像素缓冲器中的像素的矢量和最小成本，由1/2像素估计器计算的值以及当前帧的宏块。
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公开(公告)号：KR1020090065239A
公开(公告)日：2009-06-22
申请号：KR1020070132717
申请日：2007-12-17
Applicant: 한국전자통신연구원
IPC: H04N19/433
CPC classification number: H04N19/433 , H04N19/176
Abstract: A motion estimation method for video encoding and a device thereof are provided to efficiently use a memory, when motion estimation is performed while an H.254 video is encoded. A CME(Coarse Mode Estimation) macro block buffer(223) stores only odd-numbered unit rows in a macro block of the current frame. A CME reference area buffer(221) stores only odd-numbered unit rows of a brightness signal of a reference frame corresponding to the macro block of the current frame. A 2-pixel estimator(225) performs a 2-pixel estimation process according to values stored in the CME macro block buffer and the CME reference area buffer. The CME macro block buffer comprises as follows. A first CME macro block buffer stores only odd-numbered rows. A second CME macro block buffer stores only even-numbered rows.
Abstract translation: 当编码H.254视频时，提供用于视频编码的运动估计方法及其装置，以便在执行运动估计时有效地使用存储器。 CME（粗略模式估计）宏块缓冲器（223）仅在当前帧的宏块中存储奇数单位行。 CME参考区域缓冲器（221）仅存储与当前帧的宏块对应的参考帧的亮度信号的奇数单位行。 2像素估计器（225）根据存储在CME宏块缓冲器和CME参考区域缓冲器中的值执行2像素估计处理。 CME宏块缓冲器包括如下。 第一个CME宏块缓冲区仅存储奇数行。 第二个CME宏块缓冲区仅存储偶数行。
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