公开(公告)号：KR101438620B1

公开(公告)日：2014-09-05

申请号：KR1020120155379

申请日：2012-12-27

Applicant: 현대자동차주식회사

Inventor： 이종석 ,  홍경국 ,  천대환 ,  정영균

IPC: H01L29/872

CPC classification number: H01L29/872 ,  H01L29/0615 ,  H01L29/0619 ,  H01L29/0804 ,  H01L29/1608 ,  H01L29/6606

Abstract: 본 발명의 실시예에 따른 쇼트키 배리어 다이오드는 n+형 탄화 규소 기판의 제1면에 배치되어 있는 n-형 에피층, n-형 에피층 내부에 배치되어 있으며, n+형 탄화 규소 기판의 제1면의 제1 부분에 배치되어 있는 복수 개의 n형 필라 영역, n-형 에피층 내부에 배치되어 있으며, n형 필라 영역과 수직한 방향으로 뻗어 있는 p형 영역, n-형 에피층이 표면에 배치되어 있으며, n형 필라 영역 및 p형 영역과 떨어져 있는 복수 개의 p+ 영역, n-형 에피층 및 p+ 영역 위에 배치되어 있는 쇼트키 전극, 그리고 n+형 탄화 규소 기판의 제2면에 배치되어 있는 오믹 전극을 포함하고, p형 영역은 n형 필라 영역의 상부면과 n+형 탄화 규소 기판의 제1면 사이에 배치되어 있다.

公开(公告)号：KR101427954B1

公开(公告)日：2014-08-08

申请号：KR1020120155367

申请日：2012-12-27

Applicant: 현대자동차주식회사

Inventor： 정영균 ,  홍경국 ,  이종석 ,  천대환

IPC: H01L29/78 ,  H01L21/336

Abstract: 본 발명의 실시예에 따른 반도체 소자는 n+형 탄화 규소 기판의 제1면에 차례로 배치되어 있는 n-형 에피층, p형 에피층 및 n+ 영역, n+ 영역 및 p형 에피층을 관통하고, 선형의 프로파일을 가지는 제1 부분과 U자 형상의 제2 부분을 포함하는 트렌치, 트렌치 내에 배치되어 있는 게이트 절연막, 게이트 절연막 위에 배치되어 있는 게이트 전극, 게이트 전극 위에 배치되어 있는 산화막, p형 에피층, n+ 영역 및 산화막 위에 배치되어 있는 소스 전극, 그리고 n+형 탄화 규소 기판의 제2면에 위치하는 드레인 전극을 포함하고, 트렌치의 제2 부분은 트렌치의 제1 부분의 아래에 배치되어 있고, 트렌치의 제1 부분의 폭은 트렌치의 제2 부분의 폭보다 더 넓다.

公开(公告)号：KR101427925B1

公开(公告)日：2014-08-08

申请号：KR1020120129748

申请日：2012-11-15

Applicant: 현대자동차주식회사

Inventor： 이종석 ,  홍경국 ,  천대환 ,  정영균

IPC: H01L29/78 ,  H01L21/336 ,  H01L21/265

Abstract: 본 발명의 실시예에 따른 반도체 소자는 n+형 탄화 규소 기판의 제1면에 위치하는 n형 버퍼층, n형 버퍼층 위에 위치하는 제1 n-형 에피층, 제1 n-형 에피층 위에 위치하는 제2 n-형 에피층, 제1 n-형 에피층 및 제2 n-형 에피층에 위치하는 제1 트렌치 및 제2 트렌치, 제1 트렌치의 하부에서 제1 트렌치의 측벽 안쪽까지 연장되어 있는 p+ 영역, 제2 n-형 에피층 위에 위치하는 n+ 영역, 제2 트렌치 내에 위치하는 게이트 절연막, 게이트 절연막 위에 위치하는 게이트 전극, 게이트 전극 위에 위치하는 산화막, n+ 영역, 산화막 및 p+ 영역 위에 위치하는 소스 전극, 그리고 n+형 탄화 규소 기판의 제2면에 위치하는 드레인 전극을 포함하고, 제1 n-형 에피층의 도핑 농도는 제2 n-형 에피층의 도핑 농도보다 더 높고, 제2 n-형 에피층는 제2 트렌치 양쪽에 각각 위치하고, 제2 n-형 에피층에 채널이 배치되어 있다.

公开(公告)号：KR1020140079055A

公开(公告)日：2014-06-26

申请号：KR1020120148601

申请日：2012-12-18

Applicant: 현대자동차주식회사

Inventor： 천대환 ,  이종석 ,  홍경국 ,  정영균

IPC: H01L29/872 ,  H01L21/329

CPC classification number: H01L29/872 ,  H01L29/1608 ,  H01L29/66143 ,  H01L29/8611

Abstract: A schottky barrier diode according to an embodiment of the present invention includes: an n-type epilayer which is arranged on a first surface of an n+ type silicon carbide substrate; multiple n type pillar regions which are arranged in the n-type epilayer and are arranged on a first part of the first surface of the n+ type silicon carbide substrate; multiple p+ regions in which the n- type epilayer is arranged on the surface, and which are separated from the n type pillar regions; a schottky electrode which is arranged on the n-type epilayer and the p+ regions; and an ohmic electrode which is arranged on a second surface of the n+ type silicon carbide substrate. The doping concentration of the n type pillar regions is greater than the doping concentration of the n- type epilayer.

Abstract translation: 根据本发明实施例的肖特基势垒二极管包括：n型外延层，其布置在n +型碳化硅衬底的第一表面上; 布置在n型外延层中并布置在n +型碳化硅衬底的第一表面的第一部分上的多个n型柱状区域; 多个p +区，其中n型外延层布置在表面上，并且与n型柱区分离; 布置在n型外延层和p +区域上的肖特基电极; 以及设置在n +型碳化硅衬底的第二表面上的欧姆电极。 n型柱区域的掺杂浓度大于n型外延层的掺杂浓度。

公开(公告)号：KR1020140079027A

公开(公告)日：2014-06-26

申请号：KR1020120148483

申请日：2012-12-18

Applicant: 현대자동차주식회사

Inventor： 홍경국 ,  이종석 ,  천대환 ,  정영균

IPC: H01L29/872 ,  H01L21/329

Abstract: A schottky barrier diode according to an embodiment of the present invention includes: an n-type epilayer which is arranged on a first surface of an n+ type silicon carbide substrate; multiple p+ regions which include a first p+ region arranged on the n-type epilayer and a second p+ region arranged on the first p+ region; an n+ type epilayer which is arranged on the n- type epilayer and the first p+ region, and is arranged between the second p+ regions; a schottky electrode which is arranged on the n+ type epilayer and the second p+ region; and an ohmic electrode which is arranged on a second surface of the n+ silicon carbide substrate. The width of the second p+ region is narrower than the width of the first p+ region.

Abstract translation: 根据本发明实施例的肖特基势垒二极管包括：n型外延层，其布置在n +型碳化硅衬底的第一表面上; 包括布置在n型外延层上的第一p +区和布置在第一p +区上的第二p +区的多个p +区; 布置在n型外延层和第一p +区上的n +型外延层，并且布置在第二p +区之间; 布置在n +型外延层和第二p +区域上的肖特基电极; 以及布置在n +碳化硅衬底的第二表面上的欧姆电极。 第二p +区域的宽度比第一p +区域的宽度窄。

公开(公告)号：KR101382328B1

公开(公告)日：2014-04-08

申请号：KR1020120123011

申请日：2012-11-01

Applicant: 현대자동차주식회사

Inventor： 정영균 ,  홍경국 ,  이종석 ,  천대환

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/1608 ,  H01L21/0475 ,  H01L21/049 ,  H01L29/42356 ,  H01L29/7827 ,  H01L29/66068

Abstract: The present invention relates to a method for manufacturing a semiconductor device wherein the method comprises the step of sequentially forming n-type epitaxial layer, p-type epitaxial layer, and a first n+ region at the first surface of n+ type carbon silicon substrate; and the step of forming a trench penetrating the first n+ region and the p-type epitaxial layer and including a first part having a linear profile and elliptical second part wherein the step of forming the trench comprises the step of forming a photosensitive film pattern on the first n+ region; the step of forming the first part of the trench by forming a first trench through etching the first n+ region and p-type epitaxial layer by using the photosensitive film as a mask; the step of forming a buffer layer by using vitreous carbon on the first n+ region and the first trench after removing the photosensitive film pattern; the step of forming a buffer layer pattern by etching the buffer layer for the bottom of the first trench to be exposed; the step of forming a second trench by etching the bottom of the first trench by using the buffer layer pattern as mask; the step of forming the second part of the trench by isotropic etching the second trench; and the step of removing the buffer pattern.

Abstract translation: 本发明涉及一种制造半导体器件的方法，其中该方法包括在n +型碳硅衬底的第一表面上依次形成n型外延层，p型外延层和第一n +区的步骤; 以及形成穿过第一n +区域和p型外延层的沟槽的步骤，并且包括具有线性轮廓和椭圆形第二部分的第一部分，其中形成沟槽的步骤包括以下步骤：在 第n +区; 通过使用感光膜作为掩模，通过蚀刻第一n +区域和p型外延层来形成第一沟槽来形成沟槽的第一部分的步骤; 在去除感光膜图案之后，通过在第一n +区域和第一沟槽上使用玻璃碳形成缓冲层的步骤; 通过蚀刻用于待暴露的第一沟槽的底部的缓冲层来形成缓冲层图案的步骤; 通过使用缓冲层图案作为掩模蚀刻第一沟槽的底部来形成第二沟槽的步骤; 通过各向同性蚀刻第二沟槽形成沟槽的第二部分的步骤; 以及去除缓冲图案的步骤。

公开(公告)号：KR101875638B1

公开(公告)日：2018-07-06

申请号：KR1020160133554

申请日：2016-10-14

Applicant: 현대자동차주식회사

Inventor： 천대환 ,  정영균 ,  주낙용 ,  박정희 ,  이종석

IPC: H01L29/423 ,  H01L21/04 ,  H01L29/78 ,  H01L29/40

CPC classification number: H01L29/7827 ,  H01L21/26506 ,  H01L21/30604 ,  H01L29/1608 ,  H01L29/4236 ,  H01L29/66068 ,  H01L29/66666

Abstract: 본발명의일 실시예에따른반도체소자는 n+형탄화규소기판, n-형층, n형층, 복수개의트렌치, p형영역, n+형영역, 게이트절연막, 게이트전극, 소스전극, 드레인전극및 채널을포함하고, 상기복수개의트렌치는평면상매트릭스형상으로위치하고, 상기 n+형영역은평면상개구부를가지는메쉬형태로위치하고, 상기각 트렌치를둘러싸며, 평면상대각선방향으로서로인접한상기트렌치사이에서상기소스전극과접촉하고, 상기 p형영역은평면상메쉬형태의상기 n+형영역의개구부내에위치한다.

公开(公告)号：KR101875634B1

公开(公告)日：2018-07-06

申请号：KR1020160141195

申请日：2016-10-27

Applicant: 현대자동차주식회사

Inventor： 주낙용 ,  정영균 ,  박정희 ,  이종석 ,  천대환

IPC: H01L29/16 ,  H01L21/02 ,  H01L29/10 ,  H01L29/06

CPC classification number: H01L29/402 ,  H01L21/761 ,  H01L21/765 ,  H01L29/0619 ,  H01L29/1608 ,  H01L29/7811 ,  H01L29/7813 ,  H01L29/7838 ,  H01L29/861 ,  H01L29/872

Abstract: 본발명의일 실시예에따른반도체소자는통전영역및 상기통전영역이끝나는부분에위치하는종단영역을포함한다. 상기종단영역은 n+형탄화규소기판의제1면에위치하는 n-형층, 상기 n-형층에위치하는 p형종단구조, 상기 p형종단구조와중첩하며, 상기 p형종단구조위에위치하는하부게이트러너를포함한다.

公开(公告)号：KR101836258B1

公开(公告)日：2018-03-08

申请号：KR1020160084838

申请日：2016-07-05

Applicant: 현대자동차주식회사

Inventor： 주낙용 ,  정영균 ,  박정희 ,  이종석 ,  천대환

IPC: H01L29/16 ,  H01L29/24 ,  H01L21/02 ,  H01L29/423 ,  H01L29/739 ,  H01L29/66

CPC classification number: H01L29/7813 ,  H01L21/047 ,  H01L21/26586 ,  H01L29/0684 ,  H01L29/1608 ,  H01L29/45 ,  H01L29/4916 ,  H01L29/66068 ,  H01L29/861

Abstract: 본발명의일 실시예에따른반도체소자는 n+형탄화규소기판의제1면에위치하는 n-형층, 상기 n-형층에위치하며서로이격되어있는제1 트렌치및 제2 트렌치, 상기제1 트렌치의측면및 상기제2 트렌치의측면사이에위치하며, 상기 n-형층위에위치하는 n+형영역, 상기제1 트렌치의내부에위치하는게이트절연막, 상기제2 트렌치의내부에위치하는소스절연막, 상기게이트절연막위에위치하는게이트전극, 상기게이트전극위에위치하는산화막, 상기산화막, 상기 n+형영역, 및상기소스절연막위에위치하는소스전극, 그리고상기 n+형탄화규소기판의제2면에위치하는드레인전극을포함한다.

公开(公告)号：KR1020180001044A

公开(公告)日：2018-01-04

申请号：KR1020160079580

申请日：2016-06-24

Applicant: 현대자동차주식회사 ,  현대오트론 주식회사

Inventor： 천대환 ,  정영균 ,  이종석 ,  김영준 ,  김태엽 ,  우혁

IPC: H01L29/24 ,  H01L21/82 ,  H01L29/423 ,  H01L21/04 ,  H01L29/78 ,  H01L21/265

CPC classification number: H01L29/1608 ,  H01L21/02529 ,  H01L21/30604 ,  H01L29/4236 ,  H01L29/66666 ,  H01L29/7827 ,  H01L29/24 ,  H01L21/041 ,  H01L21/265 ,  H01L21/8213 ,  H01L29/7848

Abstract: 본발명의일 실시예에따른반도체소자는 n+형탄화규소기판의제1면에배치되어있는 n-형층, 상기 n-형층에위치하는제1 트렌치, 상기제1 트렌치의양측면에위치하는 p형영역, 상기제1 트렌치의양측면에위치하며, 상기 n-형층및 상기 p형영역위에위치하는 n+형영역, 상기제1 트렌치내부에위치하는게이트절연막, 상기게이트절연막위에위치하는게이트전극, 상기게이트전극위에위치하는산화막, 상기산화막및 상기 n+ 영역위에위치하는소스전극, 그리고상기 n+형탄화규소기판의제2면에위치하는드레인전극을포함하고, 상기제1 트렌치의양측면에축적층채널인제1 채널및 반전층채널인제2 채널이위치하고, 상기제1 채널및 상기제2 채널은상기 n+형탄화규소기판의제1면에대해수평방향으로인접하게위치한다.

Abstract translation: 根据本发明的一个实施例半导体器件中，p型，其位于所述第一沟槽，所述第一沟槽位于所述n-型层的两侧上，在n型层设置在n +型碳化硅衬底的第一表面上 区，位于所述第一沟槽，所述n型层和所述栅电极的栅极绝缘膜的相对侧上，并且位于所述栅极绝缘膜的n +区设置在所述p型区域，位于所述第一沟槽内，栅 在所述电极中，氧化膜上形成的氧化膜，以及设置在n +区和n +型碳化硅衬底中的源电极，以及设置在第二侧上的漏电极，其中，所述存储层在所述第一沟槽的两侧通道在西班牙1 沟道和反型层沟道两个沟道被定位，并且第一沟道和第二沟道与n +型碳化硅衬底的第一表面水平相邻。