公开(公告)号：AT459098T

公开(公告)日：2010-03-15

申请号：AT03814644

申请日：2003-12-02

Applicant: IBM

Inventor： COHEN GUY ,  CHRISTIANSEN SILKE

IPC: H01L21/20 ,  H01L21/762

Abstract: A method for fabricating a strained Si layer on insulator, a structure of the strained Si layer on insulator, and electronic systems comprising such layers are disclosed. The method comprises the steps of forming epitaxially a relaxed SiGe layer on top of a Si layer on insulator; transforming the crystalline Si layer and the lower portion of the crystalline relaxed SiGe layer into an amorphous material state by ion implantation; and re-crystallizing the amorphous material from the crystalline top portion of the SiGe layer. The larger lattice constant of the SiGe seed layer forces a tensile strain in the Si layer.

公开(公告)号：GB2513761A

公开(公告)日：2014-11-05

申请号：GB201413366

申请日：2012-12-19

Applicant: IBM

Inventor： COHEN GUY ,  GUILLORN MICHAEL A ,  MURRAY CONAL E

IPC: H01L29/66 ,  H01L29/775

Abstract: A method of fabricating a FET device is provided which includes the following steps. Nanowires/pads are formed in a SOI layer over a BOX layer, wherein the nanowires are suspended over the BOX. A HSQ layer is deposited that surrounds the nanowires. A portion(s) of the HSQ layer that surround the nanowires are cross-linked, wherein the cross-linking causes the portion(s) of the HSQ layer to shrink thereby inducing strain in the nanowires. One or more gates are formed that retain the strain induced in the nanowires. A FET device is also provided wherein each of the nanowires has a first region(s) that is deformed such that a lattice constant in the first region(s) is less than a relaxed lattice constant of the nanowires and a second region(s) that is deformed such that a lattice constant in the second region(s) is greater than the relaxed lattice constant of the nanowires.

公开(公告)号：GB2491778B

公开(公告)日：2014-03-12

申请号：GB201217774

申请日：2011-03-23

Applicant: IBM

Inventor： COHEN GUY ,  MURRAY CONAL E ,  ROOKS MICHAEL J

IPC: H01L29/06 ,  H01L29/423 ,  H01L29/78 ,  H01L29/786

Abstract: Techniques for embedding silicon germanium (e-SiGe) source and drain stressors in nanoscale channel-based field effect transistors (FETs) are provided. In one aspect, a method of fabricating a FET includes the following steps. A doped substrate having a dielectric thereon is provided. At least one silicon (Si) nanowire is placed on the dielectric. One or more portions of the nanowire are masked off leaving other portions of the nanowire exposed. Epitaxial germanium (Ge) is grown on the exposed portions of the nanowire. The epitaxial Ge is interdiffused with Si in the nanowire to form SiGe regions embedded in the nanowire that introduce compressive strain in the nanowire. The doped substrate serves as a gate of the FET, the masked off portions of the nanowire serve as channels of the FET and the embedded SiGe regions serve as source and drain regions of the FET.

公开(公告)号：DE112010004339B4

公开(公告)日：2013-07-04

申请号：DE112010004339

申请日：2010-09-21

Applicant: IBM

Inventor： COHEN GUY ,  FRANK DAVID JAMES

IPC: B81B3/00

Abstract: Es wird eine Einheit eines nichtflüchtigen nanoelektromechanischen Systems bereitgestellt, welche eine Kragarmstruktur umfasst, die einen Balken umfasst, der eine anfängliche Form aufweist, welche an dessen einem Ende von einem Trägersockel getragen wird, und ein Balkenbiegeelement umfasst, welches ein Phasenwechselmaterial (PCM) umfasst, das in einem nicht gleitenden Zustand mit dem Material des Balkens an einem Abschnitt des Balkens angeordnet ist, wobei das PCM eine aus einer amorphen Phase oder einer kristallinen Phase annimmt und den Balken gegenüber der anfänglichen Form verbiegt, wenn es die kristalline Phase annimmt.

公开(公告)号：DE112010004339T5

公开(公告)日：2012-12-20

申请号：DE112010004339

申请日：2010-09-21

Applicant: IBM

Inventor： COHEN GUY ,  FRANK DAVID JAMES

IPC: B81B3/00

Abstract: Es wird eine Einheit eines nichtflüchtigen nanoelektromechanischen Systems bereitgestellt, welche eine Kragarmstruktur umfasst, die einen Balken umfasst, der eine anfängliche Form aufweist, welche an dessen einem Ende von einem Trägersockel getragen wird, und ein Balkenbiegeelement umfasst, welches ein Phasenwechselmaterial (PCM) umfasst, das in einem nicht gleitenden Zustand mit dem Material des Balkens an einem Abschnitt des Balkens angeordnet ist, wobei das PCM eine aus einer amorphen Phase oder einer kristallinen Phase annimmt und den Balken gegenüber der anfänglichen Form verbiegt, wenn es die kristalline Phase annimmt.

公开(公告)号：DE112011100326T5

公开(公告)日：2012-10-31

申请号：DE112011100326

申请日：2011-03-23

Applicant: IBM

Inventor： COHEN GUY ,  MURRAY CONAL E ,  ROOKS MICHAEL J

IPC: H01L29/775

Abstract: Es werden Techniken zur Einbettung von Silicium-Germanium(e-SiGe)-Source- und Drain-Stressoren in nanoskaligen kanalbasierten Feldeffekttransistoren (FETs) bereitgestellt. Nach einem Aspekt der Erfindung beinhaltet ein Verfahren zum Herstellen eines FET die folgenden Schritte. Ein dotiertes Substrat mit einem darauf befindlichen Dielektrikum wird bereitgestellt. Mindestens ein Silicium-(Si-)Nanodraht wird auf dem Dielektrikum platziert. Ein oder mehrere Teile des Nanodrahtes werden mit einer Maske abgedeckt, wobei andere Teile des Nanodrahtes freiliegend bleiben. Epitaktisches Germanium (Ge) wird auf den freiliegenden Teilen des Nanodrahtes aufgewachsen. Das epitaktische Germanium wird in das Si im Nanodraht eindiffundiert, um die im Nanodraht eingebetteten SiGe-Zonen auszubilden, die die Druckspannung in den Nanodraht einbringen. Das dotierte Substrat dient als Gate des FET, die durch Maske abgedeckten Teile des Nanodrahtes dienen als Kanäle des FET, und die eingebetteten SiGe-Zonen dienen als Source- und Drain-Zonen des FET.

公开(公告)号：IE20010380A1

公开(公告)日：2002-02-20

申请号：IE20010380

申请日：2001-04-18

Applicant: IBM

Inventor： COHEN GUY ,  WONG HON-SUM PHILIP

IPC: H01L21/336 ,  H01L29/786 ,  H01L27/01 ,  H01L27/12 ,  H01L29/76

Abstract: A structure and method of manufacturing a double-gate integrated circuit which includes forming a laminated structure having a channel layer and first insulating layers on each side of the channel layer, forming openings in the laminated structure, forming drain and source regions in the openings, removing portions of the laminated structure to leave a first portion of the channel layer exposed, forming a first gate dielectric layer on the channel layer, forming a first gate electrode on the first date dielectric layer, removing portions of the laminated structure to leave a second portion of the channel layer exposed, forming a second gate dielectric layer, doping the drain and source regions, using self-aligned ion implantation, wherein the first gate electrode and the second gate electrode are formed independent of each other.

公开(公告)号：DE10119411A1

公开(公告)日：2001-11-29

申请号：DE10119411

申请日：2001-04-20

Applicant: IBM

Inventor： COHEN GUY ,  WONG HON-SUM PHILIP

IPC: H01L21/336 ,  H01L29/786 ,  H01L29/78

Abstract: The device has a channel region, a first gate above the channel region, a second gate below the channel region, whereby the gates are electrically mutually isolated. The first gate can have a different doping concentration from the second gate. The first gate can have a different doping material from the second gate. Gate dielectrics can be arranged below the first gate and above the second gate. Independent claims are also included for the following: a semiconducting chip with at least one transistor and a method of forming a transistor.