公开(公告)号：CN1317769C

公开(公告)日：2007-05-23

申请号：CN03123468.2

申请日：2003-05-14

Applicant: 三星电子株式会社

Inventor： 金志永

IPC: H01L27/108 ,  H01L21/8242

CPC classification number: H01L27/10894 ,  H01L27/0207 ,  H01L27/10808 ,  H01L27/10885 ,  H01L27/10888

Abstract: 一种半导体存储器件包括在半导体衬底上平行排列的多个位线结构，并具有多个位线和围绕位线的绝缘材料，形成在位线结构之间的空间部分的隔离层，以限定预定的有源区，并与位线结构具有基本相同的高度，半导体层形成在由位线结构和隔离层围绕的预定的有源区中，并与位线结构和隔离层具有基本相同的高度，在位线结构、隔离层和半导体层上平行排列多个字线结构，并包括多个字线和围绕字线的绝缘材料，并且在字线结构两侧的硅层上形成源极和漏极区。

公开(公告)号：CN1577802A

公开(公告)日：2005-02-09

申请号：CN03159761.0

申请日：2003-09-24

Applicant: 三星电子株式会社

Inventor： 金志永 ,  金亨燮

IPC: H01L21/8234 ,  H01L21/8242 ,  H01L27/108

CPC classification number: H01L21/823456 ,  H01L21/823437 ,  H01L27/10876 ,  H01L27/10891 ,  H01L27/10894 ,  H01L27/10897

Abstract: 本发明的实施例涉及集成电路器件和形成器件的方法。在本发明的一些实施例中，在单个衬底上形成两种类型的晶体管，具有凹入栅极的晶体管和具有平面栅极电极的晶体管。在其它实施例中，在同一个衬底的多个区域中形成具有凹入栅极的晶体管。此外，在多于一个区中的晶体管的栅极可以同时形成。

公开(公告)号：CN111063734B

公开(公告)日：2024-08-06

申请号：CN201910432864.3

申请日：2019-05-23

Applicant: 三星电子株式会社

Inventor： 李东镇 ,  金奉秀 ,  金志永 ,  柳虎林

IPC: H01L29/423 ,  H01L29/78

Abstract: 提供了一种半导体装置。该半导体装置包括：基底，包括第一区域和第二区域；埋入栅极结构，位于基底的第一区域中的第一凹部上；以及凹入栅极结构，位于基底的第二区域中的第二凹部上，其中，埋入栅极结构埋在基底中，凹入栅极结构的上部不埋在基底中，埋入栅极结构中的第一功函数调节层可以包括与凹入栅极结构的第二功函数调节层中包括的材料相同的材料。

公开(公告)号：CN110164867B

公开(公告)日：2023-09-29

申请号：CN201910108496.7

申请日：2019-02-03

Applicant: 三星电子株式会社

Inventor： 李基硕 ,  金奉秀 ,  金志永 ,  金熙中 ,  朴硕韩 ,  李宪国 ,  黄有商

IPC: H10B41/20 ,  H10B43/20

Abstract: 本发明提供半导体存储器件，该半导体存储器件可包括在衬底上的第一堆叠和第二堆叠以及在第一堆叠和第二堆叠上的第一互连线和第二互连线。第一堆叠和第二堆叠中的每个可包括垂直堆叠在衬底上的半导体图案、分别连接到半导体图案的导线以及邻近半导体图案并且沿着垂直方向延伸的栅电极。第一堆叠可包括第一导线和第一栅电极，第二堆叠可以包括第二导线和第二栅电极。第一导线和第二导线的下表面可以是共面的。第一互连线可以电连接到第一导线和第二导线中的至少一条。第二互连线可以电连接到第一栅电极和第二栅电极中的至少一个。

公开(公告)号：CN108155189A

公开(公告)日：2018-06-12

申请号：CN201711247712.3

申请日：2017-12-01

Applicant: 三星电子株式会社

Inventor： 李东烈 ,  慎重赞 ,  李东俊 ,  李镐旭 ,  崔智旻 ,  金志永 ,  尹灿植 ,  赵昶贤

IPC: H01L27/108 ,  H01L21/768

CPC classification number: H01L21/764 ,  H01L21/7682 ,  H01L21/76885 ,  H01L21/76897 ,  H01L23/522 ,  H01L27/10814 ,  H01L27/10852 ,  H01L27/10894 ,  H01L29/0649 ,  H01L29/4983

Abstract: 一种制造半导体器件的方法包括：提供包括单元区和外围电路区的衬底，单元区包括位线结构、位线间隔物和下电极，外围电路区包括第一杂质区至第三杂质区；在外围电路区上形成层间绝缘膜；在层间绝缘膜上形成第一金属层；在第一杂质区与第二杂质区之间在第一金属层中形成第一沟槽和第二沟槽，第二沟槽设置在第二杂质区与第三杂质区之间并暴露层间绝缘膜；在第一沟槽上形成第一盖图案以在第一沟槽中形成气隙；用第一绝缘材料填充第二沟槽；以及在第一金属层上形成连接到第三杂质区的接触。

公开(公告)号：CN103367369B

公开(公告)日：2017-09-12

申请号：CN201310103506.0

申请日：2013-03-28

Applicant: 三星电子株式会社

Inventor： 全南镐 ,  金俊秀 ,  山田悟 ,  李在训 ,  韩升煜 ,  金志永 ,  李进成

IPC: H01L27/11517

CPC classification number: H01L29/7831 ,  G11C11/403 ,  G11C11/40615 ,  G11C11/4097 ,  G11C2207/2227 ,  H01L27/105 ,  H01L27/115

Abstract: 各半导体存储器件可以包括：写入晶体管，其包括用于控制第一源极/漏极端子的第一写入栅极和用于控制沟道区的第二写入栅极；以及读取晶体管，其包括与所述写入晶体管的第一源极/漏极端子连接的存储节点栅极。所述第一写入栅极可以具有第一功函数，并且所述第二写入栅极可以具有与所述第一功函数不同的第二功函数。所述写入晶体管的第一源极/漏极端子可以不具有PN结。

公开(公告)号：CN103972066A

公开(公告)日：2014-08-06

申请号：CN201410032103.6

申请日：2014-01-23

Applicant: 三星电子株式会社

Inventor： 金大益 ,  金志永 ,  朴济民 ,  孙洛辰 ,  黄有商

IPC: H01L21/28 ,  H01L21/82 ,  H01L27/02 ,  H01L29/423

CPC classification number: H01L29/4236 ,  H01L21/26586 ,  H01L21/823437 ,  H01L29/7827 ,  H01L29/7831

Abstract: 本发明提供了半导体器件及其制造方法。根据制造半导体器件的方法，硬掩模线平行地形成在基板中，并且硬掩模线之间的基板被蚀刻以形成凹槽。硬掩模线在凹槽之间的部分以及基板在凹槽之间的部分被蚀刻。基板在凹槽之间的被蚀刻部分的上表面比凹槽的底表面高。导电层形成为填充凹槽。导电层被蚀刻以分别在凹槽中形成导电图案。

公开(公告)号：CN103367369A

公开(公告)日：2013-10-23

申请号：CN201310103506.0

申请日：2013-03-28

Applicant: 三星电子株式会社

Inventor： 全南镐 ,  金俊秀 ,  山田悟 ,  李在训 ,  韩升煜 ,  金志永 ,  李进成

IPC: H01L27/115

CPC classification number: H01L29/7831 ,  G11C11/403 ,  G11C11/40615 ,  G11C11/4097 ,  G11C2207/2227 ,  H01L27/105 ,  H01L27/115

Abstract: 各半导体存储器件可以包括：写入晶体管，其包括用于控制第一源极/漏极端子的第一写入栅极和用于控制沟道区的第二写入栅极；以及读取晶体管，其包括与所述写入晶体管的第一源极/漏极端子连接的存储节点栅极。所述第一写入栅极可以具有第一功函数，并且所述第二写入栅极可以具有与所述第一功函数不同的第二功函数。所述写入晶体管的第一源极/漏极端子可以不具有PN结。

公开(公告)号：CN102800693A

公开(公告)日：2012-11-28

申请号：CN201210165160.2

申请日：2012-05-24

Applicant: 三星电子株式会社

Inventor： 金志永 ,  吴容哲 ,  禹东秀 ,  郑铉雨 ,  秦教英 ,  崔成菅 ,  洪亨善 ,  黄有商

IPC: H01L29/423 ,  H01L29/06 ,  H01L23/488 ,  H01L27/108 ,  H01L21/8242

CPC classification number: G11C11/4096 ,  G11C11/404 ,  G11C11/4085 ,  H01L21/823437 ,  H01L27/10823 ,  H01L27/10873 ,  H01L27/10876 ,  H01L27/10891 ,  H01L27/10894 ,  H01L29/41741 ,  H01L29/4236 ,  H01L29/66484 ,  H01L29/66613 ,  H01L29/66666 ,  H01L29/7827 ,  H01L29/7831

Abstract: 本发明提供了一种半导体器件及其形成方法，在该半导体器件中由两个子栅独立地控制一个沟道区以抑制泄漏电流的产生。

公开(公告)号：CN100487912C

公开(公告)日：2009-05-13

申请号：CN03145350.3

申请日：2003-07-04

Applicant: 三星电子株式会社

Inventor： 孙洛辰 ,  金志永

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/66651 ,  H01L27/10873 ,  H01L29/1041 ,  H01L29/1045 ,  H01L29/105 ,  H01L29/1083 ,  H01L29/66537 ,  H01L29/66553 ,  H01L29/78

Abstract: 公开了一种半导体器件及其制造方法。在半导体衬底的有源区中形成沟槽；在沟槽的内壁上形成掺杂层。用第一半导体层填充沟槽。在第一半导体层和衬底上形成栅绝缘层。在栅极绝缘层上形成两个栅电极以便沟槽位于两个栅电极之间；在每个栅电极两侧的衬底中形成第一和第二杂质区。由于掺杂层局部地形成在沟槽区中，因此源区和漏区与重掺杂层完全隔开，以削弱pn结的电场，由此提高刷新和防止源区和漏区之间穿通。