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公开(公告)号：KR1020150134099A
公开(公告)日：2015-12-01
申请号：KR1020140060994
申请日：2014-05-21
Applicant: 삼성전자주식회사
CPC classification number: G11C16/26 , G11C5/147 , G11C7/04 , G11C16/30 , G11C16/349 , G11C29/021 , G11C29/028 , H02M3/158
Abstract: 전압발생기는제1 트림부및 제2 트림부를포함한다. 제1 트림부는전원전압에기초하여동작온도의변화에따라가변하는제1 전압및 동작온도가변하더라도불변하는제2 전압을발생하고, 동작온도가제1 온도인경우에제1 전압과제2 전압이동일하도록제2 전압의레벨을변경하는제1 트림동작을수행한다. 제2 트림부는전원전압, 제1 전압, 제2 전압, 기준전압및 피드백전압에기초하여출력전압을발생하고, 출력전압에기초하여피드백전압을조절하며, 제1 트림동작의결과에기초하여동작온도의변화에따른출력전압의변화량을조절하는제2 트림동작을수행한다.
Abstract translation: 本发明涉及电压发生器和包括该电压发生器的半导体存储器件。 电压发生器包括第一装饰部分和第二装饰部分。 第一装饰部分产生第一电压，其根据供电电压和操作温度变化而不变的第二电压根据操作温度的变化而变化; 并且当操作温度为第一温度时，执行改变第二电压的电平以使得第一电压和第二电压相同的第一微调操作。 第二微调部分基于电源电压，第一电压，第二电压，参考电压和反馈电压产生输出电压; 基于输出电压控制反馈电压; 并且执行第二微调操作，其基于第一微调操作的结果，根据操作温度的变化来控制输出电压的变化。
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公开(公告)号：KR1020150116519A
公开(公告)日：2015-10-16
申请号：KR1020140041163
申请日：2014-04-07
Applicant: 삼성전자주식회사
CPC classification number: H03K5/023 , G11C5/145 , G11C13/0038 , G11C16/0466 , G11C16/0483 , G11C16/08 , G11C16/26 , G11C16/30 , G11C16/32 , Y10T29/49169
Abstract: 본발명의실시예에따른전압더블러는, 제 1 트랜지스터내지제 4 트랜지스터들; 제 1 노드와제 1 클록신호를입력받는제 1 클록단자사이에연결되는제 1 캐패시터; 제 2 노드와상기제 1 클록신호의반전된제 1 클록신호를입력받는제 2 클록단자사이에연결되는제 2 캐패시터; 상기제 1 클록신호및 상기반전된제 1 클록신호를이용하여상기제 1 및제 2 트랜지스터들의게이트들을제어하는제 1 게이트제어유닛; 제 2 클록신호및 반전된제 2 클록신호를이용하여상기제 3 및제 4 트랜지스터들의게이트들을제어하는제 2 게이트제어유닛; 및상기출력단과접지단사이에연결된부하캐패시터를포함한다.
Abstract translation: 根据本发明的实施例，倍压器包括：第一至第四晶体管; 连接在第一节点和第一时钟端子之间的第一电容器，用于接收第一时钟信号; 连接在第二节点和第二时钟端子之间的第二电容器，用于接收第一时钟信号的反向第一时钟信号; 第一栅极控制单元，其通过使用第一时钟信号和反向的第一时钟信号来控制第一和第二晶体管的栅极; 第二栅极控制单元，其通过使用第二时钟信号和反相的第二时钟信号来控制第三和第四晶体管; 以及连接在输出端子和接地端子之间的负载电容器。
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公开(公告)号：KR1020150058925A
公开(公告)日：2015-05-29
申请号：KR1020130142284
申请日：2013-11-21
Applicant: 삼성전자주식회사
IPC: G11C16/30
CPC classification number: G11C16/08 , G11C16/12 , G11C16/3418 , H03K17/165
Abstract: 본발명에따른제 1 구동전압과상기제 1 구동전압보다높은제 2 구동전압으로구동되는불휘발성메모리장치의고전압스위치는게이트로인가되는전압에따라상기제 2 구동전압을출력단자로전달하는 PMOS 트랜지스터, 상기출력단자로부터피드백되는출력신호에따라상기제 2 구동전압을상기 PMOS 트랜지스터로제공하는제 1 공핍모드트랜지스터, 상기제 2 구동전압을일단으로수신하여스위칭제어신호에따라스위칭전압을타단으로제공하는제 2 공핍모드트랜지스터, 그리고인에이블신호및 반전인에이블신호에기초하여상기스위칭전압을상기 PMOS 트랜지스터의게이트로제공하는레벨쉬프터를포함하고, 상기인에이블신호및 상기반전인에이블신호는입력신호와제어신호에기초하여접지전압또는제 1 구동전압의레벨을가지도록생성될수 있다.
Abstract translation: 根据本发明的由第一驱动电压驱动的非易失性存储器件的高电压开关和高于第一驱动电压的第二驱动电压包括：PMOS晶体管，其将第二驱动电压传输到输出端子， 施加到栅极的电压，第一耗尽型晶体管，其根据从输出端反馈的输出信号将第二驱动电压提供给PMOS晶体管;第二耗尽型晶体管，其通过其一端接收第二驱动电压 并根据开关控制信号向其另一端提供开关电压;以及电平移位器，其基于使能信号和反相使能信号将开关电压提供给PMOS晶体管的栅极。 生成使能信号和反相使能信号，以基于输入信号和控制信号具有第一驱动电压或接地电压的电平。
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公开(公告)号：KR101470529B1
公开(公告)日：2014-12-08
申请号：KR1020080091096
申请日：2008-09-17
Applicant: 삼성전자주식회사
CPC classification number: G11C7/08 , G11C7/065 , G11C11/406 , G11C11/40615 , G11C11/4091 , G11C2211/4065
Abstract: 본발명은반도체메모리장치및 반도체메모리장치의센스앰프제어방법을공개한다. 본발명의반도체메모리장치는동작모드에따라센스앰프인에이블신호및 셀프리플레쉬인에이블신호를활성화하고, 상기센스앰프인에이블신호와셀프리플레쉬인에이블신호에응답하여 PMOS 구동활성화신호및 NMOS 구동활성화신호의활성화타이밍을조절하므로, 동작모드에따라 PMOS 센스앰프와 NMOS 센스앰프의센싱시작타이밍을다르게제어할수 있는것을특징으로한다.
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公开(公告)号：KR1020140095125A
公开(公告)日：2014-08-01
申请号：KR1020130007087
申请日：2013-01-22
Applicant: 삼성전자주식회사
CPC classification number: G11C16/30 , G11C16/0483 , G11C16/12
Abstract: A high voltage of a nonvolatile semiconductor memory device receiving a first driving voltage and a second driving voltage from the outside according to an embodiment of the present invention includes a depletion mode NMOS transistor which switches the second driving voltage in response to an output signal which is fed back, at least one inverter which inverts an input signal into the level of a ground voltage or the first driving voltage, and a PMOS transistor which transmits the second driving voltage supplied from the depletion mode NMOS transistor to one end thereof as the output signal of the other end thereof in response to the output of at least one inverter. The output of at least one inverter is transmitted to a gate of the PMOS transistor.
Abstract translation: 根据本发明实施例的从外部接收第一驱动电压和第二驱动电压的非易失性半导体存储器件的高电压包括：耗尽型NMOS晶体管，其响应于输出信号切换第二驱动电压，该输出信号是 将输入信号转换为接地电压或第一驱动电压的至少一个反相器，以及将从耗尽型NMOS晶体管提供的第二驱动电压发送到其一端的PMOS晶体管作为输出信号 的另一端响应于至少一个逆变器的输出。 至少一个反相器的输出被传送到PMOS晶体管的栅极。
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Patent Agency Ranking
公开(公告)号：KR101183684B1
公开(公告)日：2012-10-18
申请号：KR1020050063331
申请日：2005-07-13
Applicant: 삼성전자주식회사
IPC: G11C11/406 , G11C11/4063
CPC classification number: G11C11/406 , G11C11/40622
Abstract: 다이나믹 반도체 메모리 장치의 부분 어레이 셀프 리프레시 방법을 개시한다. 본 발명의 방법은 부분 어레이 셀프 리프레시 모드를 진입하고, 최초 리프레시 주기 동안 하나의 싱글 셀의 데이터와 반전된 데이터를 상기 싱글 셀과 트윈 셀을 이루는 다른 하나의 싱글 셀에 기입하고, 다음 리프레시 주기부터는 상기 트윈 셀을 이루는 한 쌍의 싱글 셀들을 동시에 리프레시한다.
따라서, 본 발명은 부분 어레이 셀프 리프레시 동작시 투윈 셀 셀프 리프레시 방식으로 동작하므로 리프레시 간격을 수배 이상으로 늘일 수 있으므로 리프레시 전력소모를 줄일 수 있다.-
公开(公告)号：KR1020100032113A
公开(公告)日：2010-03-25
申请号：KR1020080091096
申请日：2008-09-17
Applicant: 삼성전자주식회사
CPC classification number: G11C7/08 , G11C7/065 , G11C11/406 , G11C11/40615 , G11C11/4091 , G11C2211/4065
Abstract: PURPOSE: A semiconductor memory device is provided to improve performance of the semiconductor memory device by differently controlling the sensing start timing of a PMOS sense amplifier and a NMOS sense amplifier. CONSTITUTION: One or more sense amplifiers(SA) are activated according to a first power source voltage and a second power source voltage. The sense amplifier comprises a PMOS sense amplifier and a NMOS sense amplifier amplifying a voltage difference between a bit line pair. A controller(300) sets an operation mode in response to an external command. The controller controls the activation timing of the NMOS drive activation signal and the PMOS drive activation signal according to an operation mode. A sense amplifier driver(500) applies the first and the second power source voltage to the PMOS sense amplifier and the NMOS sense amplifier, respectively in response to the PMOS drive activation signal and the NMOS drive activation signal.
Abstract translation: 目的：提供半导体存储器件以通过不同地控制PMOS读出放大器和NMOS读出放大器的感测开始定时来提高半导体存储器件的性能。 构成：根据第一电源电压和第二电源电压激活一个或多个感测放大器（SA）。 读出放大器包括PMOS读出放大器和放大位线对之间的电压差的NMOS读出放大器。 控制器（300）响应于外部命令设置操作模式。 根据操作模式，控制器控制NMOS驱动激活信号和PMOS驱动激活信号的激活定时。 读出放大器驱动器（500）响应于PMOS驱动激活信号和NMOS驱动器激活信号分别将第一和第二电源电压施加到PMOS读出放大器和NMOS读出放大器。
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公开(公告)号：KR100850272B1
公开(公告)日：2008-08-04
申请号：KR1020070007788
申请日：2007-01-25
Applicant: 삼성전자주식회사
CPC classification number: G11C5/147 , G11C7/20 , G11C11/4072 , G11C11/4074
Abstract: 멀티 전원전압을 공급받아 반도체 메모리 장치의 내부 사용처에 필요한 사용전압을 생성할 경우 전류 패쓰의 발생을 방지하고 보다 효율적으로 전원 분배를 행할 수 있는 반도체 메모리 장치의 전압 발생회로 및 사용 전압 공급방법이 개시되어 있다. 본 발명에 따른 반도체 메모리 장치에서의 전압 발생회로는, 서로 다른 전압 레벨을 갖는 제1,2 외부전원전압에 응답하여 제1,2 초기화 신호를 각기 생성하는 제1,2 초기화 신호 생성부와; 상기 제1,2 초기화신호에 응답하여 상기 제1,2 외부전원전압을 독립적으로 구동함에 의해 제1,2 출력 고전압을 생성하고 이를 공통 출력단을 통해 합성적으로 출력하는 출력 고전압 생성부를 구비한다. 본 발명에 따르면, 외부에서 인가되는 멀티 외부전원전압들에서 레이스가 발생될 경우에도 반도체 메모리 장치의 각종 내부 회로에서는 전류 패쓰가 형성되지 않게 되어, 공급동작의 에러 없이 전원분배를 보다 효율적으로 행할 수 있는 효과가 있다.
반도체 메모리 장치, 전압 발생회로, 멀티 전원전압, 전류 패쓰-
公开(公告)号：KR100687042B1
公开(公告)日：2007-02-26
申请号：KR1020050045974
申请日：2005-05-31
Applicant: 삼성전자주식회사
IPC: G11C29/00
Abstract: 안티퓨즈 회로 및 안티퓨즈 방법이 개시되어 있다. 안티퓨즈 회로는 안티퓨즈, 풀업 트랜지스터, 풀다운 트랜지스터, 전압레벨 검출기, 및 풀다운 제어회로를 구비한다. 안티퓨즈는 프로그램 전압이 인가되는 제 1 단자를 가진다. 풀업 트랜지스터는 안티퓨즈의 제 2 단자와 제 1 노드 사이에 연결되어 있고 안티퓨즈가 프로그래밍 되었을 때, 상기 제 1 노드를 프로그램 전압에 연결한다. 풀다운 트랜지스터는 풀다운 제어신호에 응답하여 제 1 노드를 저전원전압에 연결시킨다. 전압레벨 검출기는 검출 기준전압과 제 1 노드의 전압을 비교하고 검출 출력신호를 발생시킨다. 풀다운 제어회로는 퓨즈 입력신호와 검출 출력신호에 대해 논리곱 연산을 수행하고 풀다운 제어신호를 발생시킨다. 따라서, 안티퓨즈 회로는 반도체 소자의 신뢰도를 떨어뜨리지 않고, 프로그래밍 시간을 단축할 수 있다.
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公开(公告)号：KR1020070013086A
公开(公告)日：2007-01-30
申请号：KR1020050067446
申请日：2005-07-25
Applicant: 삼성전자주식회사
CPC classification number: G11C5/14 , H03K3/012 , H03K3/356113
Abstract: A level shifter circuit of a semiconductor memory device is provided to prevent an input signal of an output stage connected to the level shifter from being floated, by latching an output signal of the level shifter during DPD mode entry. A first NMOS transistor(N1) is connected between a first node(n1) and a ground voltage, and receives an input signal varying between the ground voltage and a first power supply voltage through a gate. A second NMOS transistor(N2) is connected between a second node(n2) and the ground voltage, and receives an inversion signal of the input signal through a gate. A first PMOS transistor(P1) is connected between the first node and a second power supply voltage, and has a gate connected to the second node. A second PMOS transistor(P2) is connected between the second node and the second power supply voltage, and has a gate connected to the first node. A third NMOS transistor has a drain connected to one of the first node and the second node, and has a gate connected to the other one, and maintains the first and second nodes at a constant logic level during a deep power down mode.
Abstract translation: 提供一种半导体存储器件的电平移动器电路，用于通过在DPD模式输入期间锁存电平移位器的输出信号来防止连接到电平移位器的输出级的输入信号浮起。 第一NMOS晶体管（N1）连接在第一节点（n1）和接地电压之间，并通过栅极接收在接地电压和第一电源电压之间变化的输入信号。 第二NMOS晶体管（N2）连接在第二节点（n2）和接地电压之间，并通过门接收输入信号的反相信号。 第一PMOS晶体管（P1）连接在第一节点和第二电源电压之间，并且具有连接到第二节点的栅极。 第二PMOS晶体管（P2）连接在第二节点和第二电源电压之间，并且具有连接到第一节点的栅极。 第三NMOS晶体管具有连接到第一节点和第二节点之一的漏极，并且具有连接到另一个的栅极，并且在深度掉电模式期间将第一和第二节点维持在恒定的逻辑电平。
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