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公开(公告)号：KR1020060133637A
公开(公告)日：2006-12-27
申请号：KR1020050053351
申请日：2005-06-21
Applicant: 삼성전자주식회사
Abstract: A protection circuit and a semiconductor device having the protection circuit are provided to prevent the protection circuit from being operated when a high test pattern voltage is applied to the protection circuit by using an independent voltage source. A protection circuit(41) for an inner circuit(45) of a semiconductor device having input and output terminals includes first and second terminals and an independent voltage source. The first terminal of the protection circuit receives an input voltage from the outside or outputs the voltage to the outside. The second terminal is connected to the input and output terminals of the inner circuit, transmits the input voltage to the input and output terminals of the inner circuit, or receives the output voltage from the input and output terminals. The independent voltage source(VDD,VSS) operates separately from a voltage source(VP) of the inner circuit.
Abstract translation: 提供具有保护电路的保护电路和半导体器件，以通过使用独立的电压源将高测试图案电压施加到保护电路时防止保护电路的工作。 用于具有输入和输出端子的半导体器件的内部电路（45）的保护电路（41）包括第一和第二端子以及独立的电压源。 保护电路的第一端子从外部接收输入电压或将电压输出到外部。 第二端子连接到内部电路的输入和输出端子，将输入电压传输到内部电路的输入和输出端子，或从输入和输出端子接收输出电压。 独立电压源（VDD，VSS）与内部电路的电压源（VP）分开工作。
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公开(公告)号：KR100644221B1
公开(公告)日：2006-11-10
申请号：KR1020050065113
申请日：2005-07-19
Applicant: 삼성전자주식회사
IPC: G11C11/406
Abstract: A refresh control circuit driving repetitive refresh and a semiconductor memory device including the same are provided to reduce unnecessary current consumption by setting a refresh period more efficiently. In a refresh control circuit(100) of a semiconductor memory device having at least one memory bank including a number of memory cells arranged in a matrix of columns and rows, an address counter(110) generates a counting address consisting of numerous bits. A row decoder(130) selects a row of the memory bank corresponding to the counting address. The row decoder is driven to select the row of the memory bank regardless of at least one bit forming the counting address, according to the activation of a refresh redundancy signal. A redundancy address selector(150) generates a redundancy address. A redundancy address controller(170) generates the refresh redundancy signal enabled correspondingly to the generation of the counting address corresponding to the redundancy address.
Abstract translation: 提供了一种驱动重复刷新的刷新控制电路和包括该刷新控制电路的半导体存储器件，以通过更有效地设置刷新周期来减少不必要的电流消耗。 在具有至少一个存储体的半导体存储装置的刷新控制电路（100）中，地址计数器（110）产生由许多位组成的计数地址。 行解码器（130）选择对应于计数地址的存储体的一行。 根据刷新冗余信号的激活，行解码器被驱动以选择存储体的行，而不管形成计数地址的至少一个位。 冗余地址选择器（150）生成冗余地址。 冗余地址控制器（170）相应于对应于冗余地址的计数地址的产生而产生启用的刷新冗余信号。
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公开(公告)号：KR1020060093156A
公开(公告)日：2006-08-24
申请号：KR1020050013949
申请日：2005-02-21
Applicant: 삼성전자주식회사
IPC: H01L21/60
CPC classification number: H01L24/06 , H01L2224/05553 , H01L2224/05554 , H01L2224/0603
Abstract: 반도체 장치의 동작 테스트 또는 와이어 본딩에 사용되기 위해 상기 반도체 장치 상에 형성되는 패드의 배치 구조가 개시된다. 그러한 패드의 배치 구조는 상기 반도체 장치 상에서 와이어 본딩되어질 하나 이상의 패드의 싸이즈에 비해 와이어 본딩되어지지 않을 하나 이상의 패드의 싸이즈가 작도록 형성된다. 그리하여 본 발명은 개선된 반도체 장치에서의 패드 배치 구조를 제공함으로써, 제한된 영역 내에서 패드 피치를 증가시킴으로써 종래에 패드가 형성된 영역에 주변 회로를 더 형성할 수 있어 반도체 장치의 고집적화를 구현할 수 있는 효과를 갖는다.
패드(pad), 패키지, 프로브, 테스트-
4.发明公开전하 전달 소자의 바디 바이어스 전압을 선택적으로제어하는 전하 전달 스위치 회로 및 이를 포함하는 승압전압 발생 회로 失效高电压发生电路，包括用于选择性地控制充电传输装置的体积偏置电压的充电转换开关电路
公开(公告)号：KR1020070087457A
公开(公告)日：2007-08-28
申请号：KR1020060017883
申请日：2006-02-23
Applicant: 삼성전자주식회사
IPC: G11C5/14 , G11C11/4074
CPC classification number: G11C5/145 , G11C11/4074 , G11C5/147 , G11C11/4072
Abstract: A charge transfer switching circuit which controls a body bias voltage of a charge transfer device selectively and a boosting voltage generating circuit including the same are provided to increase charge transfer efficiency during a charge transfer operation by controlling a bulk voltage of a transistor in the charge transfer switching circuit selectively. A first inverter(511) receives a first control signal indicating charge transfer and generates a second control signal. A second inverter(512) receives the second control signal. One end of a capacitor(513) is connected to the output of the second inverter. A first transistor(515) is connected between a power supply voltage and the other end of the capacitor, and a precharge signal is connected to a gate of the first transistor. A second transistor(516) is connected between a first node and a second node, and the other end of the capacitor is connected to a gate of the second transistor. A third transistor(517) is connected between the first node and a bulk of the second transistor, and the first control signal is connected to a gate of the third transistor. A fourth transistor(518) is connected between a bulk of the second transistor and a ground voltage, and the second control signal is connected to a gate of the fourth transistor.
Abstract translation: 选择性地控制电荷转移装置的体偏置电压和包括该电荷转移装置的升压电压产生电路的电荷转移开关电路被提供以通过控制电荷转移中的晶体管的体电压来增加电荷转移操作期间的电荷转移效率 开关电路选择。 第一反相器（511）接收指示电荷转移的第一控制信号并产生第二控制信号。 第二逆变器（512）接收第二控制信号。 电容器（513）的一端连接到第二反相器的输出端。 第一晶体管（515）连接在电源电压和电容器的另一端之间，并且预充电信号连接到第一晶体管的栅极。 第二晶体管（516）连接在第一节点和第二节点之间，电容器的另一端连接到第二晶体管的栅极。 第三晶体管（517）连接在第一节点和第二晶体管的体之间，第一控制信号连接到第三晶体管的栅极。 第四晶体管（518）连接在第二晶体管的大部分和接地电压之间，第二控制信号连接到第四晶体管的栅极。
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5.发明授权전하 전달 소자의 바디 바이어스 전압을 선택적으로제어하는 전하 전달 스위치 회로 및 이를 포함하는 승압전압 발생 회로 失效高压发生电路包括用于选择性地控制电荷转移装置的体偏置电压的电荷转移开关电路
公开(公告)号：KR100752656B1
公开(公告)日：2007-08-29
申请号：KR1020060017883
申请日：2006-02-23
Applicant: 삼성전자주식회사
IPC: G11C5/14 , G11C11/4074
CPC classification number: G11C5/145 , G11C11/4074
Abstract: 본 발명은 전하 전달 소자의 바디 바이어스 전압을 선택적으로 제어하는 전하 전달 스위치 회로 및 이를 포함하는 승압 전압 발생 회로에 대하여 개시된다. 전하 전달 스위치 회로는, 전하 전달을 지시하는 제1 제어 신호와 제2 제어 신호에 의해 부스트되는 커패시터와, 전원 전압과 커패시터 사이에 연결되고 프리차아지 신호가 그 게이트에 연결되는 제1 트랜지스터와, 제1 노드와 제2 노드 사이에 연결되고 커패시터의 다른 일단이 그 게이트에 연결되는 제2 트랜지스터와, 제1 노드와 제2 트랜지스터의 벌크 사이에 연결되고 제1 제어 신호가 그 게이트에 연결되는 제3 트랜지스터와, 그리고 제2 트랜지스터의 벌크와 접지 전압 사이에 연결되고 제2 제어 신호가 그 게이트에 연결되는 제4 트랜지스터를 포함한다. 전하 전달 스위치 회로는, 전하 전달시, 제2 트랜지스터의 벌크를 그 드레인인 제1 노드에 연결하여 제2 트랜지스터의 문턱 전압을 낮추어 전하 전달 효율을 높인다. 그리고, 전하 전달 스위치 회로는, 프리차아지 동작시, 제2 트랜지스터의 벌크를 접지 전압으로 연결시켜 제2 트랜지스터의 문턱 전압을 높여 제2 트랜지스터를 통한 전하 역류를 방지한다.
승압 전압 발생 회로, 전하 전달 스위치 회로, 바디 바이어스 전압-
Patent Agency Ranking
公开(公告)号：KR1020070063778A
公开(公告)日：2007-06-20
申请号：KR1020050123986
申请日：2005-12-15
Applicant: 삼성전자주식회사
CPC classification number: G11C5/144 , G11C5/147 , H03K17/063
Abstract: A voltage converter using both standby voltage converter and active voltage converter during power-up is provided to prevent delay due to a difference of an external voltage apply speed and an operation voltage setting speed by simultaneously outputting a standby voltage and an active voltage in a power-up mode. A voltage converter(100) using both standby voltage converter and active voltage converter during power-up includes a standby voltage converter(120) and an active voltage converter(140). The standby voltage converter(120) converts an external voltage to a standby voltage(VSTN) of an operation voltage(VOPE) in a standby mode. The active voltage converter(140) converts the external voltage to an active voltage(VACT) of the operation voltage(VOPE) in an active mode. The voltage converter(100) simultaneously outputs the standby voltage(VSTN) and the active voltage(VACT) in a power-up mode.
Abstract translation: 提供在上电期间使用备用电压转换器和有源电压转换器的电压转换器，以通过同时输出备用电压和有功电压的电力来防止由外部电压施加速度和操作电压设定速度的差异引起的延迟 -up模式。 在上电期间使用备用电压转换器和有源电压转换器的电压转换器（100）包括备用电压转换器（120）和有源电压转换器（140）。 备用电压转换器（120）在待机模式下将外部电压转换为工作电压（VOPE）的待机电压（VSTN）。 有源电压转换器（140）将外部电压转换为工作电压（VOPE）的有效电压（VACT）。 电压转换器（100）在上电模式下同时输出待机电压（VSTN）和有效电压（VACT）。
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公开(公告)号：KR1020070013086A
公开(公告)日：2007-01-30
申请号：KR1020050067446
申请日：2005-07-25
Applicant: 삼성전자주식회사
CPC classification number: G11C5/14 , H03K3/012 , H03K3/356113
Abstract: A level shifter circuit of a semiconductor memory device is provided to prevent an input signal of an output stage connected to the level shifter from being floated, by latching an output signal of the level shifter during DPD mode entry. A first NMOS transistor(N1) is connected between a first node(n1) and a ground voltage, and receives an input signal varying between the ground voltage and a first power supply voltage through a gate. A second NMOS transistor(N2) is connected between a second node(n2) and the ground voltage, and receives an inversion signal of the input signal through a gate. A first PMOS transistor(P1) is connected between the first node and a second power supply voltage, and has a gate connected to the second node. A second PMOS transistor(P2) is connected between the second node and the second power supply voltage, and has a gate connected to the first node. A third NMOS transistor has a drain connected to one of the first node and the second node, and has a gate connected to the other one, and maintains the first and second nodes at a constant logic level during a deep power down mode.
Abstract translation: 提供一种半导体存储器件的电平移动器电路，用于通过在DPD模式输入期间锁存电平移位器的输出信号来防止连接到电平移位器的输出级的输入信号浮起。 第一NMOS晶体管（N1）连接在第一节点（n1）和接地电压之间，并通过栅极接收在接地电压和第一电源电压之间变化的输入信号。 第二NMOS晶体管（N2）连接在第二节点（n2）和接地电压之间，并通过门接收输入信号的反相信号。 第一PMOS晶体管（P1）连接在第一节点和第二电源电压之间，并且具有连接到第二节点的栅极。 第二PMOS晶体管（P2）连接在第二节点和第二电源电压之间，并且具有连接到第一节点的栅极。 第三NMOS晶体管具有连接到第一节点和第二节点之一的漏极，并且具有连接到另一个的栅极，并且在深度掉电模式期间将第一和第二节点维持在恒定的逻辑电平。
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公开(公告)号：KR100675283B1
公开(公告)日：2007-01-29
申请号：KR1020050086755
申请日：2005-09-16
Applicant: 삼성전자주식회사
Inventor： 장영민
IPC: H01L21/8242
Abstract: A semiconductor device and its manufacturing method are provided to secure the contact area between storage nodes without a buffer conductive layer and to prevent the bridge between the storage nodes. An interlayer dielectric is formed on a semiconductor substrate(11). A buried contact plug is arranged in the interlayer dielectric. An etch stop layer(37) is formed on the resultant structure. At this time, the buried contact plug is exposed to the outside through an opening portion of the etch stop layer. A storage node(42) for contacting partially the buried contact plug through the etch stop layer is formed on the resultant structure.
Abstract translation: 提供了一种半导体器件及其制造方法，用于在没有缓冲导电层的情况下确保存储节点之间的接触区域并防止存储节点之间的桥接。 层间电介质形成在半导体衬底（11）上。 埋入式接触塞被布置在层间电介质中。 在所得结构上形成蚀刻停止层（37）。 此时，掩埋接触插塞通过蚀刻停止层的开口部分暴露于外部。 在所得到的结构上形成用于部分地使掩埋的接触插塞通过蚀刻停止层接触的存储节点（42）。
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公开(公告)号：KR1020050117891A
公开(公告)日：2005-12-15
申请号：KR1020040043163
申请日：2004-06-11
Applicant: 삼성전자주식회사
IPC: G11C5/14
Abstract: 본 발명은 반도체 메모리 장치를 공개한다. 이 반도체 메모리 장치는 적어도 하나 이상의 제 1 데이터 전원 패드들과, 복수개의 제 1 패드들이 일측에 배치되는 제 1 패드 그룹과, 적어도 하나 이상의 제 2 데이터 전원 패드들과, 복수개의 제 2 패드들이 상기 제 1 패드 그룹의 상대측에 배치되는 제 2 패드 그룹과, 상기 제 1 데이터 전원 패드와 상기 대응되는 제 1 패드에 연결되어, 입력된 신호를 버퍼한 후 각각 출력하는 제 1 버퍼와, 상기 제 2 데이터 전원 패드와 상기 대응되는 제 2 패드에 연결되어, 입력된 신호를 버퍼한 후 각각 출력하는 제 2 버퍼를 구비하는 것을 특징으로 한다. 따라서 반도체 메모리 장치의 동작의 신뢰성을 증대하여 준다.
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公开(公告)号：KR100665843B1
公开(公告)日：2007-01-09
申请号：KR1020050013949
申请日：2005-02-21
Applicant: 삼성전자주식회사
IPC: H01L21/60
CPC classification number: H01L24/06 , H01L2224/05553 , H01L2224/05554 , H01L2224/0603
Abstract: 반도체 장치의 동작 테스트 또는 와이어 본딩에 사용되기 위해 상기 반도체 장치 상에 형성되는 패드의 배치 구조가 개시된다. 그러한 패드의 배치 구조는 상기 반도체 장치 상에서 와이어 본딩되어질 하나 이상의 패드의 싸이즈에 비해 와이어 본딩되어지지 않을 하나 이상의 패드의 싸이즈가 작도록 형성된다. 그리하여 본 발명은 개선된 반도체 장치에서의 패드 배치 구조를 제공함으로써, 제한된 영역 내에서 패드 피치를 증가시킴으로써 종래에 패드가 형성된 영역에 주변 회로를 더 형성할 수 있어 반도체 장치의 고집적화를 구현할 수 있는 효과를 갖는다.
패드(pad), 패키지, 프로브, 테스트
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