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公开(公告)号：KR1020160012871A
公开(公告)日：2016-02-03
申请号：KR1020140166117
申请日：2014-11-26
Applicant: 삼성전자주식회사
Abstract: 열전소자는반도체기판, 복수의제1 및제2 반도체핀 구조들, 복수의제1 및제2 반도체나노와이어들및 제1 내지제3 전극들을포함한다. 제1 및제2 반도체핀 구조들은반도체기판으로부터돌출되고, 제1 방향으로연장된다. 제1 반도체나노와이어들은제1 반도체핀 구조들상에형성되고, 제1 불순물들을포함한다. 제2 반도체나노와이어들은제2 반도체핀 구조들상에형성되고, 제2 불순물들을포함한다. 제1 전극은제1 반도체나노와이어들의일 단들및 제2 반도체나노와이어들의일 단들과연결된다. 제2 전극은제1 반도체나노와이어들의타 단들과연결된다. 제3 전극은제2 반도체나노와이어들의타 단들과연결된다.
Abstract translation: 热电元件包括半导体衬底，多个第一和第二半导体鳍结构; 多个第一和第二半导体纳米线; 和第一至第三电极。 第一和第二半导体鳍片结构从半导体衬底突出并沿第一方向延伸。 第一半导体纳米线形成在第一半导体鳍结构上并且包括第一杂质。 第二半导体纳米线形成在第二半导体鳍结构上，并且包括第二杂质。 第一电极连接到第一半导体纳米线的一端和第二半导体纳米线的一端。 第二电极连接到第一半导体纳米线的另一端。 第三电极连接到第二半导体纳米线的另一端。 本发明的目的是提供热电元件有效地分配半导体器件内产生的热量。
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42.发明公开
公开(公告)号：KR1020150027414A
公开(公告)日：2015-03-12
申请号：KR1020130105071
申请日：2013-09-02
Applicant: 삼성전자주식회사
CPC classification number: G01K15/005 , G01K1/028
Abstract: 온도에 따른 교정 기능을 가지는 온도 센서, 이의 동작 방법 및 상기 온도 센서를 포함하는 장치가 개시된다. 본 발명의 온도 센서는 온도에 따라 가변하는 제1 및 제2 온도 정보 신호와 온도에 무관하게 일정한 제1 및 제2 기준 신호를 발생하는 기준 회로; 및 상기 제1 및 제2 온도 정보 신호와 상기 제1 및 제2 기준 신호를 이용하여 디지털 온도 신호를 생성하는 디지털 온도 생성부를 포함하며, 상기 기준 회로는 교정 신호에 응답하여 상기 제1 기준 신호 및 상기 제2 기준 신호 중 적어도 하나를 변경한다.
Abstract translation: 提供了具有根据温度的校准功能的温度传感器，其操作方法和包括该温度传感器的装置。 温度传感器包括被配置为产生根据温度变化的至少一个温度信息信号的参考电路，并且产生相对于温度基本上恒定的至少一个参考信号; 以及数字温度发生器，被配置为接收所述至少一个温度信息信号和由所述参考电路产生的所述至少一个参考信号，并且基于所述至少一个温度信息信号和所述至少一个温度信息信号产生指示温度的数字温度信息信号， 至少一个参考信号，其中所述参考电路和所述数字温度发生器中的一个被配置为接收校准信号并且基于所述校准信号来调整所述至少一个参考信号。
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公开(公告)号：KR1020120119535A
公开(公告)日：2012-10-31
申请号：KR1020110037516
申请日：2011-04-21
Applicant: 삼성전자주식회사
IPC: H04N5/44
Abstract: PURPOSE: A signal processing circuit, an operating method and a digital television system including the signal processing circuit are provided to generate various system clock signals used for the digital television system and sampling clock signals which are able to convert differential analog signals into digital codes at the same time. CONSTITUTION: An analog digital converter(38) converts differential analog signals into digital codes in response to a sampling clock signal. A fractional-N phase locked loop(34) receives the sampling clock signal as an input clock signal. A first selector(36) outputs the sampling clock signal or an output clock signal of the fractional-N phase locked loop in response to a first selection signal. A signal processing circuit demodulates the digital codes in response to the sampling clock signal.
Abstract translation: 目的：提供包括信号处理电路的信号处理电路，操作方法和数字电视系统，以产生用于数字电视系统的各种系统时钟信号和能够将差分模拟信号转换成数字码的采样时钟信号 同一时间。 构成：模拟数字转换器（38）响应采样时钟信号将差分模拟信号转换成数字代码。 分数N锁相环（34）接收采样时钟信号作为输入时钟信号。 第一选择器（36）响应于第一选择信号输出采样时钟信号或分数N锁相环的输出时钟信号。 信号处理电路响应采样时钟信号解调数字码。
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公开(公告)号：KR1020110016348A
公开(公告)日：2011-02-17
申请号：KR1020090074009
申请日：2009-08-11
Applicant: 삼성전자주식회사 , 서강대학교산학협력단
CPC classification number: H03F3/45179 , H03F3/68 , H03F3/72 , H03F1/32 , H03F3/005 , H03F3/45 , H03F3/45192
Abstract: PURPOSE: A multistage amplifying circuit is provided to minimize the distortion of the output voltage of the multistate amplifying circuit by eliminating memory defect which is capable of generating between a first stage amplifier and a second state amplifier. CONSTITUTION: A first amplifying circuit(112) samples a first analog voltage. The first amplifying circuit amplifies a difference value of the first analog voltage and a first digital voltage. A second amplifying circuit samples a second analog voltage. The second amplifying circuit amplifies a difference value of the second analog voltage and a second digital voltage. A sharing amplifier(120) receives the output voltage of the first amplifying circuit and the output voltage of the second amplifying circuit. The sharing amplifier resets the output voltage of the first amplifying circuit. The sharing amplifier determines an output voltage using the second amplifying circuit.
Abstract translation: 目的：提供多级放大电路，通过消除能够在第一级放大器和第二状态放大器之间产生的存储器缺陷来最小化多态放大电路的输出电压的失真。 构成：第一放大电路（112）对第一模拟电压进行采样。 第一放大电路放大第一模拟电压和第一数字电压的差值。 第二放大电路对第二模拟电压进行采样。 第二放大电路放大第二模拟电压和第二数字电压的差值。 共享放大器（120）接收第一放大电路的输出电压和第二放大电路的输出电压。 共享放大器复位第一放大电路的输出电压。 共享放大器使用第二放大电路确定输出电压。
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公开(公告)号：KR1020000018853A
公开(公告)日：2000-04-06
申请号：KR1019980036649
申请日：1998-09-05
Applicant: 삼성전자주식회사
Inventor： 박호진
IPC: H03M1/12
Abstract: PURPOSE: An analo -digital converter for reforming a dynamic range is provided to maintain an excellent signal to noise without degradation though an analog input signal is low. CONSTITUTION: The analog-digital converter for reforming a dynamic range comprises: a peak detection unit(10) for detecting a peak value of an analog input signal; an automatic gain control unit(20) for attenuating or amplifying the analog signal as much as N number to restrict the peak value within a predetermined range; an analog-digital conversion unit(40) for converting the analog signal input from the automatic gain control unit to the digital data; and a level recovery unit(50) for attenuating or amplifying the digital data as much as N number and outputting it to a level of the analog input signal.
Abstract translation: 目的：提供一种用于重建动态范围的分析数字转换器，以通过模拟输入信号较低来保持良好的信噪比，而不降解。 构成：用于重建动态范围的模拟数字转换器包括：用于检测模拟输入信号的峰值的峰值检测单元（10）; 自动增益控制单元，用于衰减或放大多达N个的模拟信号，以将峰值限制在预定范围内; 模拟数字转换单元，用于将从自动增益控制单元输入的模拟信号转换成数字数据; 以及用于衰减或放大多达N个数字的数字数据并将其输出到模拟输入信号的电平的电平恢复单元（50）。
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Patent Agency Ranking
公开(公告)号：KR100200684B1
公开(公告)日：1999-06-15
申请号：KR1019920009514
申请日：1992-06-01
Applicant: 삼성전자주식회사
Inventor： 박호진
IPC: G11B20/00
Abstract: 본 발명은 재생된 비디오 신호로부터 잡음을 제거하기 위한 잡음제거회로로서 휘도 및 색신호분리부와 상기 휘도 및 색신호분리부로부터 분리되어 출력되는 휘도신호를 입력하여 그의 고주파성분만을 통과하는 고역필터와 상기 고역필터의 출력을 증폭하고 이 증폭된 신호중 일정크기의 진폭을 제한하여 출력하는 리미터블럭과 상기 리미터블럭의 출력신호를 입력하여 그진폭을 일정레벨로 감소하여 출력하는 감쇄기와 진폭이 조절된 재생된 비디오신호와 상기 감쇄기의 출력을 믹서하여 출력함으로써 재생된 비디오신호에 포함된 잡음을 제거하는 믹서를 포함하여 구성되는 잡음제거회로에 있어서, 상기 리미터블럭은 상기 고역필터의 출력을 증폭하는 증폭부와, 상기 증폭부의 출력을 입력으로 하고 그 입출력특성이 입력신호에 대한 출력신호의 비가 단일극점 단일영점을 가지는 단일극점 단일영점 필터를 포함하여 구성되어 특정주파수의 진폭을 제한하게 되는 것을 특징으로 하며 상기 단일극점 단일영점 필터를 구성함에 있어 외부적으로 조절할 수 있는 가변저항을 이용하도록 함으로써 잡음제거회로의 특성을 보정하는 것이 가능하게 되는 효과가 있다.
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公开(公告)号：KR100195273B1
公开(公告)日：1999-06-15
申请号：KR1019950059525
申请日：1995-12-27
Applicant: 삼성전자주식회사
IPC: G11C29/00
Abstract: 멀티 비트 테스트 회로 및 그 테스트 방법을 개시한다. 멀티 비트 메모리 장치의 통합된 멀티 비트 테스트 회로에 있어서, 입력되는 통합된 비트에 대해 내부적으로 동일한 데이터 패턴만을 셀 블록들에 입출력이 가능하도록하는 제1 데이터 입력회로들; 및 입력되는 통합된 비트에 대해 내부적으로 동일한 데이터 패턴과 서로 다른 데이터 패턴을 선택적으로 셀 블록들에 입출력이 가능하도록하는 제2 데이터 입력회로들을 포함하는 것을 특징으로하는 통합된 멀티 비트 테스트 회로를 제공한다.
따라서, 본 발명에 의하면 인접한 통합돈 비트들이 동일한 데이터 패턴과 서로 다른 데이터 패턴으로 선택적으로 셀 블록에 입출력이 가능하도록하여 테스트에서의 불량율 발견을 극대화하고, 테스트 시간 및 비용 절감을 얻을 수 있다.-
公开(公告)号：KR1019990025315A
公开(公告)日：1999-04-06
申请号：KR1019970046887
申请日：1997-09-11
Applicant: 삼성전자주식회사
IPC: G11C29/00
Abstract: 본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 반도체 메모리 장치 내부 신호를 외부에서 조절할 수 있는 방법에 관한 것으로서, 로우 어드레스 스트로브 핀, 칼럼 어드레스 스트로브 핀, 어드레스 핀, 데이터 핀, 데이터 출력 인에이블 핀, 기입 및 독출 인에이블 핀 등을 갖는 반도체 메모리 장치의 테스트 모드에서 센싱 인에이블 제어 신호의 출력을 제어하는 방법에 있어서, 상기 어드레스 핀, 데이터 출력 인에이블 핀, 기입 및 독출 핀들 중 하나에 7V 이상의 전압을 인가하여 상기 센싱 인에이블 제어 신호를 발생시키기 위한 신호를 발생하는 제 1 단계와; 로우 어드레스 스트로브 신호가 활성화되기 이전에 기입 및 독출 신호와 함께 칼럼 어드레스 신호가 먼저 활성화되는 제 1 신호를 인가받고, 외부로부터 인가된 데이터 출력 인에이블 신호를 전달받아 제 1 레벨의 센싱 인에이블 제어 신호를 발생하는 제 2 단계와; 로우 어드레스 스트로브 신호만 활성화될 때 발생되는 제 2 신호 또는, 로우 어드레스 스트로브 신호가 활성화되기 이전에 칼럼 어드레스 스트로브 신호가 먼저 활성화될 때 발생되는 제 3 신호를 인가받아 제 2 레벨의 센싱 인에이블 제어 신호를 발생하는 제 3 단계를 포함하는 것을 특징으로 한다. 이와 같은 방법에 의해서, 반도체 내부 신호를 외부 핀에서 조절할 수 있다.
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公开(公告)号：KR100175026B1
公开(公告)日：1999-04-01
申请号：KR1019950042351
申请日：1995-11-20
Applicant: 삼성전자주식회사
Inventor： 박호진
IPC: G11C11/407
Abstract: 본 발명은 클럭 스큐 제거 장치에 관한 것으로서, 특히 반도체 집적 회로에서 신호간에 발생하는 레이스 컨디션을 제거하는 클럭 스큐 제거 장치에 관한 것이다.
본 발명의 목적을 달성하기 위하여 매스터 클럭 신호를 입력으로 하고 직렬로 연결되는 제1, 제2, 제3인버터, 매스터 클럭 신호를 입력으로 하고 직렬로 연결되는 제4, 제5, 제6, 제7인버터, 제1인버터 출력 단자를 제7인버터의 입력 단자로 연결시키고 상기 제2인버터 출력 단자를 제6인버터의 입력 단자로 연결시키는 것을 특징으로 한다.
상술한 바와 같이 본 발명에 의하면, 반도체 집적 회로에서 신호간에 발생되는 레이스 컨디션을 제거해 줌으로서 집적 회로의 오동작을 방지하고 동작의 신뢰성을 향상시킨다.-
公开(公告)号：KR200135730Y1
公开(公告)日：1999-03-30
申请号：KR2019950050266
申请日：1995-12-28
Applicant: 삼성전자주식회사
Inventor： 박호진
IPC: G06F15/02
Abstract: 1. 청구범위에 기재된 고안이 속한 기술분야
본 고안은 전자수첩의 인쇄회로 기판위에 수직으로 부착된 콘넥터를 이용하여 메모리 카드(MEMORY CARD) 또는 팩(PACK)을 기기에 장착시 그의 수직 착퇴구조에 관한것이다.
2. 고안이 해결하려고 하는 기술적 과제
본 고안은 일반 인쇄회로기판상에 납땜(SOLDERING)한 수직형 콘넥터 한 쌍을 이용하여 하나는 기기측에 고정하고 다른 하나는 팩측에 고정하여 이와 상응하는 전용팩을 제작하여 이와 연동하는 착탈구조를 구현함으로서 사용자는 간편하게 기기본체에서 팩을 교환하는 착탈구조를 실현하는데 그 목적이 있다.
3. 고안의 해결방법의 요지
본 고안은 전자수첩의 팩 착탈장치에 있어서, 힌지돌기(27a)에 조립되어 제한적인 회전운동을 하는 로커(26); 팩(21)의 장착여부에 따라서 상기 로커(26)와 연동하여 팩(21)의 로킹상태를 해제시키도록 수직방향으로 운동하는 푸쉬버튼(28); 힌지축(27b)에 조립되어 고정단(30a)과 자유단(30b)을 가지며, 상기 자유단(30b)이 상기 푸쉬버튼(28)의 저면에 접촉하여 복원력을 항시 제공하는 토션스프링(30), 상기 팩(21)이 분리된 때, 상기 푸쉬버튼(28)을 고정시키시는 고정수단; 및 상기 팩(21) 장착시에 상기 팩의 피메일 콘넥터(22a)와 인쇄회로기판(25)의 메일 콘넥터(22b)로 구성되어 양자간을 연결시키는 접속수단으로 구성되어 수직방향으로 팩의 착탈이 이루어지는 구성이다.
4. 고안이 중요한 용도
본 고안은 소형 전자수첩이나 노트북 컴퓨터 등을 포함하는 휴대용 전자기기에 이용된다.
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