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公开(公告)号：KR1019970051081A
公开(公告)日：1997-07-29
申请号：KR1019950056997
申请日：1995-12-26
Applicant: 삼성전자주식회사
IPC: G11C5/14
Abstract: 본 발명은 반도체 메모리 장치에 관해 게시한다. 본 발명은 복수개의 메모리셀어레이를 갖는 반도체 메모리 장치에 있어서, 대각선상으로 구성된 메모리셀어레이블록과, 상기 메모리셀어레이블록의 각각의 메모리셀어레이에 설치된 워드라인과, 상기 메모리셀어레이블록의 각각의 메모리셀어레이에 설치되어 상기 워드라인과 연결된 입출력선들과, 상기 메모리셀어레이블록 중 상부 메모리셀어레이블록의 하단과 하부 메모리셀어레이블록의 상단에 위치하여 상기 입출력선들과 연결되는 데이터버스선들과, 상기 데이터버스선들 사이의 좌측과 우측에 각각 설치된 전원전압패드 및 상기 우측에 있는 전원전압패드의 좌측에 설치된 데이터출력패드로 구성된다. 상기 본 발명에 의하여 입출력선들이 데이터출력패드를 관통하지도 않을 뿐더러, 전원전압패드들이 균등하게 이용되어 전원전압용량의 불균등이용 문제도 해결할 수 있다.
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公开(公告)号：KR1019970029818A
公开(公告)日：1997-06-26
申请号：KR1019950042259
申请日：1995-11-20
Applicant: 삼성전자주식회사
IPC: G11C11/407
Abstract: 1. 청구범위에 기재된 발명이 속하는 기술 분야 : 본 발명은 반도체 메모리 장치의 전류센싱회로에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제 : 본 발명은 전류센스앰프를 사용할 경우 입출력라인쌍에 서로 다른 크기의 다수개의 로드 트랜지스터를 서로 다른 위치에 배치하여 다양한 동작 모드에 따라 최적의 로드 트랜지스터를 선택할 수 있는 전류센싱회로를 제공한다.
3. 발명의 해결방법의 요지 : 다수개의 메모리 쎌 어레이와, 독출된 데이타가 실리는 다수개의 입출력라인쌍을 가지며, 실린 상기 데이타를 감지하기 위한 센싱구조로 상기 입출력라인쌍의 전류차이로 바꾸는 센싱구조를 갖추고 있는 반도체 메모리 장치의 전류센싱방법에 있어서, 상기 메모리 쎌 어레이에서 독출되어 상기 입출력라인쌍에 실린 상기 데이타를 센싱할때, 선택된 상기 입출력라인쌍에 각각 세개 이상의 다수개의 전류소오스로 센싱에 필요한 기준 전류를 공급하여 전류센싱함을 포함한다.
4. 발명의 중요한 용도 : 본 발명은 반도체 메모리 장치에 적합하게 사용된다.-
公开(公告)号：KR1019970029752A
公开(公告)日：1997-06-26
申请号：KR1019950040993
申请日：1995-11-13
Applicant: 삼성전자주식회사
IPC: G11C5/14
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 반도체 메모리장치의 내부승압전원 발생회로에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 액티브 동작시 소모되는 승압전압을 공급하기 위하여 액티브시 승압전압 레벨을 검출하여 액티브 킥커회로를 동작시키며, 로우어드레스스트로우브 신호 RAS의 긴 지연시간을 가지는 tRAS조건에서 누설(Leak)에 의한 승압전압 레벨이 낮아지는 경우를 보상하기 위하여, 액티브 검출기의 출력을 받아들여 메인펌프를 동작시키는 내부승압전원 발생회로를 제공한다.
3. 발명의 해결방법의 요지
본 발명은 반도체 메모리장치의 내부승압전원 발생회로에 있어서, 제1검출기와, 발진회로와, 메인펌프와, 제2검출기를 포함한다.
4. 발명의 중요한 용도
본 발명은 반도체 메모리 장치에 적합하게 사용된다.-
公开(公告)号：KR1020160006868A
公开(公告)日：2016-01-20
申请号：KR1020140086188
申请日：2014-07-09
Applicant: 삼성전자주식회사
CPC classification number: G11C11/4096 , G11C7/1084 , G11C11/4093 , G11C2207/105
Abstract: 멀티채널반도체장치가개시된다. 그러한멀티채널반도체장치는제1 칩으로서기능하기위해제1 채널을가지는제1 다이와제2 칩으로서기능하기위해상기제1 채널과는독립적인제2 채널을가지며, 저장용량및 사이즈가상기제1 다이와동일한제2 다이를구비한다. 상기제1 다이와상기제2 다이간에는서로상대되는칩들로상기제1,2 다이들의내부동작을제어하기위한정보를전달하기위한내부인터페이스가동일패키지내에서배치된다. 본발명에따르면내부인터페이스를통해카운터파트다이로정보가전달된다. 따라서, 제조수율이개선된다.
Abstract translation: 公开了一种多通道半导体器件。 多通道半导体器件包括具有用作第一芯片的第一通道的第一二极管和具有与第一通道分离以用作第二芯片并具有相同尺寸和存储的第二通道的第二管芯 作为第一个死亡的能力。 在第一管芯和第二管芯之间，在相同的封装中布置用于传输用于控制具有相对的芯片的第一和第二管芯的内部操作的信息的内部接口。 根据本发明，通过内部接口将信息发送到对方的管芯。 因此，制造产量提高。
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公开(公告)号：KR1020150137385A
公开(公告)日：2015-12-09
申请号：KR1020140065149
申请日：2014-05-29
Applicant: 삼성전자주식회사
CPC classification number: G11C7/12 , G11C5/147 , G11C7/1057 , G11C29/021 , G11C29/028 , G11C29/50008 , G11C2207/2254 , H03K19/0005
Abstract: 본발명의실시예에따른반도체메모리장치는전원전압에비례하는출력하이레벨전압(VOH)을갖는데이터신호를생성하는출력드라이버를포함한다. 본발명의실시예에따른반도체메모리장치에의하면, 데이터신호의출력하이레벨전압을전원전압에비례하여결정함으로써다양한 PVT 조건에서발생하는노이즈를줄일수 있다.
Abstract translation: 根据本发明实施例的半导体存储器件包括产生具有与电源电压成比例的输出高电平电压（VOH）的数据信号的输出驱动器。 根据本发明实施例的半导体存储器件，可以通过根据电源电压确定数据信号的VOH来减少在各种PVT条件下产生的噪声。
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Patent Agency Ranking46.发明公开반도체 메모리 장치의 출력 전압 레벨을 보정하는 메모리 시스템, 및 반도체 메모리 장치의 출력 전압 레벨 보정 방법 审中-实审用于校准半导体存储器件的输出电压电平的存储器系统以及校准半导体存储器件的输出电压电平的方法
公开(公告)号：KR1020130083766A
公开(公告)日：2013-07-23
申请号：KR1020120033938
申请日：2012-04-02
Applicant: 삼성전자주식회사
IPC: G11C7/10
CPC classification number: G11C7/1051 , G11C5/147 , G11C2207/105
Abstract: PURPOSE: A memory system capable of calibrating an output voltage level of a semiconductor memory device, and a method of calibrating the output voltage level of the semiconductor memory device are provided to calibrate the output voltage level in consideration of a mismatch in on-die termination (ODT) resistance a memory controller, thereby reducing power consumption by the semiconductor memory device. CONSTITUTION: A semiconductor memory device comprises an output circuit (300), an on-die-termination calibration circuit (100), and an output voltage level calibration circuit (200). The output circuit outputs data stored in a memory cell array to output pads. The on-die-termination calibration circuit calibrates termination resistances connected to the output pads. The output voltage level calibration circuit calibrates output voltage levels of the output pads. The output voltage level calibration circuit controls a magnitude of current supplied by a pull-up termination circuit connected to the output pads so as to calibrate output voltage levels of the output pads.
Abstract translation: 目的：提供一种能够校准半导体存储器件的输出电压电平的存储器系统，以及校准半导体存储器件的输出电压电平的方法，用于校准输出电压电平，以考虑片上端子的失配 （ODT）电阻的存储器控制器，从而降低半导体存储器件的功耗。 构成：半导体存储器件包括输出电路（300），片上终端校准电路（100）和输出电压电平校准电路（200）。 输出电路将存储在存储单元阵列中的数据输出到输出焊盘。 管芯端接校准电路校准连接到输出焊盘的端接电阻。 输出电压电平校准电路校准输出焊盘的输出电压电平。 输出电压电平校准电路控制由连接到输出焊盘的上拉终端电路提供的电流的大小，以校准输出焊盘的输出电压电平。
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公开(公告)号：KR1020130045144A
公开(公告)日：2013-05-03
申请号：KR1020120017823
申请日：2012-02-22
Applicant: 삼성전자주식회사
CPC classification number: G11C7/1051 , G11C7/06 , G11C7/22 , G11C2207/105 , H03K19/01721
Abstract: PURPOSE: An output driver, devices including the same, and a ground termination are provided to process data at high speed by using an NMOS transistor instead of a PMOS transistor. CONSTITUTION: An integrated circuit includes an output driver(100A) and a receiving circuit. The output driver includes an output terminal. The receiving circuit includes a termination resistance between the output terminal and a ground. The output driver includes a first NMOS transistor(101) and a second NMOS transistor(103). The first NMOS transistor pulls up the output terminal with a pull-up voltage in response to a pull-up signal. The second NMOS transistor pulls down the output terminal in response to a pull-down signal.
Abstract translation: 目的：通过使用NMOS晶体管代替PMOS晶体管，提供输出驱动器，包括相同的器件和接地端接器来高速处理数据。 构成：集成电路包括输出驱动器（100A）和接收电路。 输出驱动器包括输出端子。 接收电路包括输出端和接地之间的终端电阻。 输出驱动器包括第一NMOS晶体管（101）和第二NMOS晶体管（103）。 第一个NMOS晶体管响应上拉信号，以一个上拉电压上拉输出端。 第二NMOS晶体管响应于下拉信号而拉下输出端。
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公开(公告)号：KR1020100003928A
公开(公告)日：2010-01-12
申请号：KR1020080063990
申请日：2008-07-02
Applicant: 삼성전자주식회사
Inventor： 배용철
CPC classification number: G11C7/1045 , G11C5/143 , G11C5/147 , G11C7/1051
Abstract: PURPOSE: A semiconductor device and a bonding option pad circuit are provided to reduce unnecessary power consumption by preventing a leakage current flowing through a bonding option pad. CONSTITUTION: A bonding option pad determines whether a first voltage is applied according to an operation option. An interceptor(10) separates the bonding option pad from a node for a preset time. After the preset time elapses, the interceptor connects the bond option pad and the node. An output signal generator(20) generates and stores the node as a signal corresponding to a second voltage for the preset time. After the preset time elapses, an output signal generator outputs the signal corresponding to the signal of the node.
Abstract translation: 目的：提供半导体器件和接合选项焊盘电路，以通过防止流过焊接选项焊盘的漏电流来减少不必要的功率消耗。 构成：粘合选项焊盘根据操作选项确定是否应用第一个电压。 拦截器（10）将粘合选项焊盘与节点隔开一段预设时间。 在预设时间过后，拦截器将连接选项焊盘和节点。 输出信号发生器（20）产生并存储节点作为对应于预设时间的第二电压的信号。 在经过预设时间之后，输出信号发生器输出对应于节点信号的信号。
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公开(公告)号：KR100326085B1
公开(公告)日：2002-03-07
申请号：KR1020000009178
申请日：2000-02-24
Applicant: 삼성전자주식회사
Inventor： 배용철
IPC: G11C7/12
Abstract: 본 발명은 반도체 메모리 장치의 자동 프리차지 제어신호 발생회로 및 그 제어방법에 관한 것으로서, 특히 본 발명의 회로는 프리차지동작에 응답하여 리세트되고 컬럼 뱅크 어드레스신호의 액티브 구간에서 자동 프리차지 명령신호를 래치하여 출력 인에이블신호를 발생하는 출력 인에이블수단과, 컬럼 뱅크 어드레스신호의 액티브 구간을 1클럭 지연하여 1클럭 지연신호를 발생시키고, 버스트 길이가 1인 경우에는 이전 컬럼 뱅크 어드레스 신호와 현재 컬럼 뱅크 어드레스신호 사이의 넌 액티브 구간을 충분히 포함하는 액티브 구간을 가지는 1클럭 지연신호를 발생하는 지연수단과, 연속되는 자동 프리차지 버스트 라이트 명령에 응답하여 마지막 데이터의 입력시점으로부터 2클럭 지연된 다음에 자동 프리차지를 수행하기 위하여, 상기 출력인에이� ��신호에 응답하여 상기 걸럼 뱅크 어드레스신호와 상기 1클럭 지연신호를 조합하여 자동 프리차지 제어신호를 발생하는 조합수단을 포함한다. 따라서, 본 발명에서는 버스트 라이트에서 마지막 데이터 입력으로부터 자동 프리차지까지의 시간이 2클럭인 경우에 버스트 길이가 1일 때, 연속되는 버스트 라이트 동작 중간에 1클럭 지연신호와 컬럼 뱅크 어드레스신호의 어긋남으로 인하여 불필요한 자동 프리차지 제어신호의 발생을 방지할 수 있다.
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公开(公告)号：KR100282486B1
公开(公告)日：2001-02-15
申请号：KR1019980037210
申请日：1998-09-09
Applicant: 삼성전자주식회사
Inventor： 배용철
IPC: H03K5/00
Abstract: 본 발명에 따른 클럭 발생 회로는 클럭 버퍼, 분주 회로, 메인 지연 회로, 제 1 지연 회로부, 스위치 제어 신호 발생부, 제 2 지연 회로부, 스위치 회로 및 출력 구동 회로를 포함한다. 상기 클럭 버퍼는 외부로부터의 외부 클럭 신호를 받아들여서 소정의 지연 시간을 가지는 클럭 신호를 출력한다. 상기 분주 회로는 상기 클럭 버퍼로부터의 상기 클럭 신호를 소정의 배율만큼 분주한 분주 신호를 출력한다. 상기 메인 지연 회로는 상기 분주 신호를 지연시킨 지연 신호를 출력한다. 상기 제 1 지연 회로부는 상기 지연 신호를 받아들여서 각각 소정의 지연 시간들을 가지는 복수 개의 제 1 지연 신호들을 출력한다. 상기 스위치 신호 발생부는 상기 외부 클럭 신호에 대해 소정 배율의 주기를 가지는 상기 분주 신호의 제어에 의해 상기 제 1 지연 회로부로부터의 상기 제 1 지연 신호들을 저장하고 그리고 상기 스위치 회로를 제어하기 위한 복수 개의 스위치 제어 신호들을 출력한다. 상기 제 2 지연 회로부는 상기 클럭 버퍼로부터의 상기 클럭 신호를 받아들여서 각각 소정의 지연 시간들을 가지는 제 2 지연 신호들을 출력한다. 상기 스위치 회로는 상기 클럭 신호와 상기 제 2 지연 회로부로부터의 상기 제 2 지연 신호들 중 하나를 상기 출력 구동 회로로 전달한다. 상기 출력 구동 회로는 상기 스위치 회로를 통해 공급되는 지연 신호를 버퍼링한 내부 클럭 신호를 내부 회로로 출력한다.
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