公开(公告)号：KR101540083B1

公开(公告)日：2015-07-30

申请号：KR1020080103721

申请日：2008-10-22

Applicant: 삼성전자주식회사

Inventor： 이영호 ,  심재황 ,  박상용 ,  박재관

IPC: H01L21/027

CPC classification number: H01L27/0207 ,  H01L21/0332 ,  H01L21/0337 ,  H01L21/3081 ,  H01L21/3086 ,  H01L21/32139 ,  H01L21/76229 ,  H01L23/544 ,  H01L27/1052 ,  H01L27/11519 ,  H01L27/11526 ,  H01L27/11529 ,  H01L2924/0002 ,  H01L2924/14 ,  H01L2924/00

Abstract: 다양한폭을가지는패턴들을동시에형성하면서일부영역에서는더블패터닝기술에의해패턴밀도를배가시키는반도체소자의패턴형성방법을개시한다. 본발명에서는기판상의듀얼마스크층위에서로다른폭을가지는제1 식각마스크패턴및 제2 식각마스크패턴을형성하고, 이들을식각마스크로이용하여듀얼마스크층을식각하여서로다른폭을가지는제1 마스크패턴및 제2 마스크패턴을동시에형성한다. 제1 식각마스크패턴을제거한후 제1 마스크패턴의양 측벽을덮는제1 스페이서와, 제2 마스크패턴의양 측벽을덮는제2 스페이서를동시에형성한다. 제1 마스크패턴를제거한후, 제1 스페이서, 제2 마스크패턴, 및제2 스페이서를식각마스크로이용하여기판을식각한다.

公开(公告)号：KR101409840B1

公开(公告)日：2014-06-20

申请号：KR1020080052740

申请日：2008-06-04

Applicant: 삼성전자주식회사

Inventor： 이영호 ,  심재황 ,  박재관 ,  김모석 ,  이종민 ,  이동식

IPC: H01L21/28

CPC classification number: H01L21/76816 ,  H01L21/31144

Abstract: 반도체 소자 및 그 제조방법이 개시된다. 본 발명의 실시예들에 따른 반도체 소자는 지그재그로 배열된 플러그들을 포함하고, 상기 플러그들과 전기적으로 연결되는 배선들을 포함하며, 상기 플러그들과 상기 배선들 사이에 개재되어 상기 플러그들을 선택적으로 노출하는 보호패턴을 포함한다. 이때, 상기 배선들은 상기 보호패턴에 의해 선택적으로 노출된 상기 플러그들과 접하는 연결부를 포함한다. 본 발명의 실시예들에 따른 제조방법은 주형 패턴과 마스크 패턴을 형성한 후, 상기 마스크 패턴을 이용하여 선택적으로 보호막을 식각함으로써 플러그을 노출하는 보호패턴을 형성할 수 있다.
플러그, 구리, 얼라인, 보호 패턴, 배선, 비트라인

Abstract translation: 公开了一种半导体器件及其制造方法。 在根据本发明实施例的半导体器件包括布置成之字形图案的插头，插头和包括布线电连接到介于所述布线和所述插头任选露出插头 还有一种保护模式。 此时，配线包括与通过保护图案选择性地暴露的插头接触的连接部分。 根据本发明的实施例的制造方法可以形成用于通过形成模制图案，并通过使用掩模图案的掩模图案之后任选地蚀刻保护膜露出peulreogeueul的保护图案。

公开(公告)号：KR101389518B1

公开(公告)日：2014-05-26

申请号：KR1020080046287

申请日：2008-05-19

Applicant: 삼성전자주식회사

Inventor： 박상용 ,  박재관 ,  임용식 ,  심재황

IPC: H01L21/027

CPC classification number: H01L21/0337 ,  H01L21/0338 ,  H01L21/31144 ,  H01L21/32139

Abstract: 본 발명은 반도체 소자의 미세 패턴 형성 방법에 관한 것으로, 보다 상세하게는 이중 패터닝 기술을 이용하여 기본패턴들 사이에 짝수개의 삽입 패턴을 포함하는 반도체 소자의 미세 패턴 형성 방법에 관한 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 반도체 소자의 제조방법은 반도체 기판 상에 횡방향으로 서로 이격된 제1기본패턴과 제2기본패턴 사이에 교호(交互)적으로 반복되는 제1삽입패턴과 제2삽입패턴으로 구성되는 삽입패턴을 형성함에 있어서, 제2기본패턴에 인접하는 제2삽입패턴 방향으로 부분 식각을 하는 단계나 차폐막 패턴을 형성하는 단계를 포함하여 짝수개의 삽입패턴을 형성하는 것을 특징으로 한다.
이중 패터닝, 기본패턴, 삽입패턴, 부분 식각, 차폐막 패턴

公开(公告)号：KR1020140006590A

公开(公告)日：2014-01-16

申请号：KR1020120073961

申请日：2012-07-06

Applicant: 삼성전자주식회사

Inventor： 심재황

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L21/28273 ,  H01L21/31051 ,  H01L21/76224 ,  H01L21/7682

Abstract: The present invention relates to a non volatile memory device and a manufacturing method thereof comprising a step of forming device separation patterns defining activation parts, which are separated in a first direction and are extended in a second direction, on a substrate; a step of forming gate structures including a gate electrode, which is extended in the first direction and separated in the second direction, in the substrate; a step of forming a first protection pattern filling the spaces between the gate structures; a step of forming a conductive film at the part of the upper surface and a side wall of the gate electrode; a step of forming a gate metal pattern by reacting the gate electrode with the conductive film; and a step of removing the first protection pattern, wherein each of device separation patterns comprises a first air gap having an upper surface and a lower surface having wave shapes, and the first protection pattern comprises a silicon nitride film.

Abstract translation: 非易失性存储器件及其制造方法技术领域本发明涉及一种非易失性存储器件及其制造方法，该方法包括以下步骤：在衬底上形成限定在第一方向上分离并沿第二方向延伸的致动部件的器件分离图案; 形成栅极结构的步骤，所述栅极结构包括沿所述第一方向延伸并在所述第二方向上分离的栅电极; 形成填充所述栅极结构之间的空间的第一保护图案的步骤; 在栅电极的上表面和侧壁的一部分形成导电膜的步骤; 通过使栅电极与导电膜反应来形成栅极金属图案的步骤; 以及去除第一保护图案的步骤，其中每个器件分离图案包括具有上表面和具有波形的下表面的第一气隙，并且第一保护图案包括氮化硅膜。

公开(公告)号：KR1020120137861A

公开(公告)日：2012-12-24

申请号：KR1020110056993

申请日：2011-06-13

Applicant: 삼성전자주식회사

Inventor： 심재황

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L21/28273 ,  H01L21/764 ,  H01L27/11529 ,  H01L29/42324 ,  H01L29/7881 ,  H01L21/28141

Abstract: PURPOSE: A non-volatile memory device and a manufacturing method thereof are provided to prevent contamination caused by metal atoms by arranging first and second control protection spacers on side walls of a control metal gate and side walls of a control base gate. CONSTITUTION: A control base gate, a control metal gate, and a control hard mask pattern(140c) are successively laminated on a substrate. A width of an upper portion of the control metal gate and a width of the control base gate are smaller than that of the control hard mask pattern. A first control protection spacer is arranged on a first side wall of the control metal gate and a first side wall of the control base gate. The second control protection spacer is arranged on a second side wall of the control metal gate and a second side wall of the control base gate. A tunnel dielectric layer(105c), a charge storage layer(110f), and a blocking dielectric layer(115c) are successively laminated between a substrate and the control base gate.

Abstract translation: 目的：提供非易失性存储器件及其制造方法，以通过在控制金属栅极的侧壁和控制基栅的侧壁上布置第一和第二控制保护间隔物来防止由金属原子引起的污染。 构成：将一个控制基极栅极，一个控制金属栅极和一个控制硬掩模图案（140c）依次层压在基板上。 控制金属栅极的上部的宽度和控制基极栅极的宽度小于控制硬掩模图案的宽度。 第一控制保护间隔件布置在控制金属栅极的第一侧壁和控制基栅的第一侧壁上。 第二控制保护间隔件布置在控制金属栅极的第二侧壁和控制基栅的第二侧壁上。 隧道介电层（105c），电荷存储层（110f）和阻挡介电层（115c）依次层压在基板和控制基栅之间。

公开(公告)号：KR1020120089513A

公开(公告)日：2012-08-13

申请号：KR1020100127155

申请日：2010-12-13

Applicant: 삼성전자주식회사

Inventor： 김민철 ,  심재황 ,  송상빈

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L21/32135 ,  H01L27/11524 ,  H01L27/11543 ,  H01L27/1157 ,  H01L29/42324 ,  H01L29/42332 ,  H01L29/4234 ,  H01L29/66825 ,  H01L29/66833 ,  H01L29/7881 ,  H01L29/792 ,  H01L21/28141

Abstract: PURPOSE: A nonvolatile memory element and a manufacturing method thereof are provided to prevent the oxidation of a control metal pattern by arranging first anti-oxidation spacers on both sidewalls of the control metal pattern. CONSTITUTION: An undercut area is formed under both ends of a gate mask pattern(130). An anti-oxidation film is deposited on a substrate(100) including the undercut area. An anti-oxidation spacer(135a) is formed in each undercut area by etching the anti-oxidation film. A control base gate(120a) is formed by etching a base conductive film. A tunnel dielectric layer(105), a charge storage layer(110a) and a blocking dielectric layer(115a) are successively laminated between the substrate and the control base gate.

Abstract translation: 目的：提供非易失性存储元件及其制造方法，以通过在控制金属图案的两个侧壁上设置第一抗氧化间隔物来防止控制金属图案的氧化。 构成：在栅极掩模图案（130）的两端形成底切区域。 将抗氧化膜沉积在包括底切区域的基底（100）上。 通过蚀刻抗氧化膜，在每个底切区域中形成抗氧化间隔物（135a）。 通过蚀刻基底导电膜形成控制基极栅极（120a）。 隧道介电层（105），电荷存储层（110a）和阻挡电介质层（115a）依次层压在基板和控制基栅之间。

公开(公告)号：KR1020120031813A

公开(公告)日：2012-04-04

申请号：KR1020100093422

申请日：2010-09-27

Applicant: 삼성전자주식회사

Inventor： 김동원 ,  심재황 ,  송두헌 ,  나영섭 ,  최봉현 ,  김영재

IPC: H01L27/115 ,  H01L21/8247 ,  H01L21/76

CPC classification number: H01L21/28273 ,  H01L21/76205 ,  H01L21/764 ,  H01L21/76829 ,  H01L27/11521

Abstract: PURPOSE: A semiconductor device which includes a device separation film with an air gap and a manufacturing method thereof are provided to prevent parasitic current path formation between flash memory cells, thereby improving performance of a flash memory device. CONSTITUTION: A trench(1t) restricts a plurality of active areas(1a). Floating gates(5f) are arranged on the active areas. A device separation film is formed within the trench. The inside of the device separation film includes a final air gap(19). The final air gap is arranged on a level lower than the floor surfaces of the floating gates.

Abstract translation: 目的：提供一种包括具有气隙的器件分离膜及其制造方法的半导体器件，以防止闪速存储器单元之间的寄生电流路径形成，从而提高闪存器件的性能。 构成：沟槽（1t）限制多个活动区域（1a）。 浮动门（5f）布置在有源区域上。 在沟槽内形成器件分离膜。 装置分离膜的内部包括最终气隙（19）。 最终气隙布置在比浮动门的地板表面低的水平面上。

公开(公告)号：KR1020120027944A

公开(公告)日：2012-03-22

申请号：KR1020100089823

申请日：2010-09-14

Applicant: 삼성전자주식회사

Inventor： 심재황 ,  김건수 ,  민경훈 ,  송민성 ,  정연욱

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L29/788 ,  H01L21/28273 ,  H01L27/11521 ,  H01L29/66825 ,  H01L29/7881 ,  H01L21/02252

Abstract: PURPOSE: A non-volatile memory device and a manufacturing method thereof are provided to prevent side etching on a control gate and a floating gate, thereby enhancing data storage features of the non-volatile memory device. CONSTITUTION: A semiconductor substrate comprises a device separation area and an active area. A first dielectric film pattern(200) is arranged on the active area. A conductive stack structure includes a floating gate electrode, a second dielectric film pattern, and a control gate line(500). A protective film(600) comprises an etching preventing film and a spacer film. The etching preventing film includes an oxide. The etching preventing film is arranged on sides of the control gate line and a floating gate electrode. The etching preventing film prevents over-etching. The spacer film covers a side of the stack structure with the etching preventing film.

Abstract translation: 目的：提供一种非易失性存储器件及其制造方法，以防止在控制栅极和浮动栅极上的侧蚀刻，从而增强非易失性存储器件的数据存储特征。 构成：半导体衬底包括器件分离区域和有源区域。 第一电介质膜图案（200）布置在有源区域上。 导电堆叠结构包括浮置栅电极，第二电介质膜图案和控制栅线（500）。 保护膜（600）包括防蚀膜和间隔膜。 防蚀膜包括氧化物。 防蚀膜设置在控制栅极线和浮栅电极的侧面。 防蚀膜防止过蚀刻。 间隔膜用防蚀膜覆盖堆叠结构的一侧。

公开(公告)号：KR1020120026159A

公开(公告)日：2012-03-19

申请号：KR1020100088199

申请日：2010-09-09

Applicant: 삼성전자주식회사

Inventor： 심재황 ,  송두헌 ,  최정동 ,  이석원

IPC: H01L27/115 ,  H01L21/8247 ,  H01L29/78 ,  H01L21/335

CPC classification number: H01L27/11521 ,  H01L21/28052 ,  H01L21/28273 ,  H01L21/76229 ,  H01L21/76264 ,  H01L27/11526 ,  H01L29/78645

Abstract: PURPOSE: Semiconductor devices and methods of manufacturing semiconductor devices are provided to prevent over-etching a sacrificing layer and a insulating layer by forming a mask before removing side insulating layer and the sacrificing layer. CONSTITUTION: A first gate structure including a metal silicide is formed on the first area of a substrate(100). The first gate structure comprises a first insulating layer pattern(172), a first floating gate(122), and a first dielectric layer pattern(132). A second gate structure including a metal silicide is formed on the second area of the substrate. The second gate structure comprises a second insulating layer pattern(174), a second floating gate(124), and a second dielectric layer pattern(134). The second insulating layer pattern covers up the upper side of the gate mask.

Abstract translation: 目的：提供半导体器件和制造半导体器件的方法，以在去除侧绝缘层和牺牲层之前通过形成掩模来防止过度蚀刻牺牲层和绝缘层。 构成：在基板（100）的第一区域上形成包括金属硅化物的第一栅极结构。 第一栅极结构包括第一绝缘层图案（172），第一浮动栅极（122）和第一介电层图案（132）。 包括金属硅化物的第二栅极结构形成在衬底的第二区域上。 第二栅极结构包括第二绝缘层图案（174），第二浮栅（124）和第二介电层图案（134）。 第二绝缘层图案覆盖栅极掩模的上侧。

公开(公告)号：KR1020120025315A

公开(公告)日：2012-03-15

申请号：KR1020100087619

申请日：2010-09-07

Applicant: 삼성전자주식회사

Inventor： 심재황 ,  이종민 ,  성호준

IPC: H01L21/3205 ,  H01L21/28 ,  H01L21/31

CPC classification number: H01L23/5222 ,  H01L21/7682 ,  H01L23/53295 ,  H01L27/11521 ,  H01L27/11529 ,  H01L27/11568 ,  H01L27/11573 ,  H01L27/11582 ,  H01L2924/0002 ,  H01L2924/00

Abstract: PURPOSE: A semiconductor device and a fabricating method thereof are provided to minimize parasitic capacitance by forming an air gap between wirings. CONSTITUTION: A contact part(150c) is extended downwardly from one part of a lower surface of a wiring(150a). The contact part passes through a mold layer(110). The contact part has the same width as that of the wiring. A top inter layer dielectric(103) is arranged on the wiring. An air gap is formed between wirings.

Abstract translation: 目的：提供半导体器件及其制造方法，以通过在布线之间形成气隙来最小化寄生电容。 构成：接触部分（150c）从布线（150a）的下表面的一部分向下延伸。 接触部分通过模具层（110）。 接触部分具有与布线相同的宽度。 布线上布置有顶层介电层（103）。 在布线之间形成气隙。