公开(公告)号：KR1020100081144A

公开(公告)日：2010-07-14

申请号：KR1020090000437

申请日：2009-01-05

Applicant: 삼성전자주식회사

Inventor： 이학선 ,  신경섭 ,  최정동

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L27/11568 ,  H01L21/20 ,  H01L21/28282 ,  H01L21/31144 ,  H01L21/67075

Abstract: PURPOSE: A manufacturing method of a charge trap type non-volatile memory device are provided to prevent the breakdown voltage of a blocking insulation film by covering an active region and an element isolation region with the blocking isolation film. CONSTITUTION: An element isolation pattern(102) is formed within a substrate(100). A recess portion is formed in substrate. A turner insulating layer and a charge trap layer are successively formed on the substrate. The tunnel oxide film and the charge trap layer are etched to form the tunnel oxide file pattern(108) and the charge trap layer pattern(109). The charge trap layer pattern, and the element isolation pattern, and a blocking insulation film(110) locating between the charge trap layer pattern are formed. A gate electrode pattern(111) facing the charge trap layer pattern is formed on the blocking insulation film.

Abstract translation: 目的：提供一种电荷阱型非易失性存储器件的制造方法，以通过用隔离隔离膜覆盖有源区域和元件隔离区域来防止阻挡绝缘膜的击穿电压。 构成：元件隔离图案（102）形成在衬底（100）内。 在基板上形成凹部。 在基板上依次形成转栅绝缘层和电荷陷阱层。 蚀刻隧道氧化物膜和电荷陷阱层以形成隧道氧化物文件图案（108）和电荷陷阱层图案（109）。 形成电荷陷阱层图案和元件隔离图案，以及位于电荷陷阱层图案之间的阻挡绝缘膜（110）。 在阻挡绝缘膜上形成面对电荷陷阱层图案的栅电极图案（111）。

公开(公告)号：KR1020080097004A

公开(公告)日：2008-11-04

申请号：KR1020070042051

申请日：2007-04-30

Applicant: 삼성전자주식회사

Inventor： 이세훈 ,  최정동 ,  장동훈 ,  이종진

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L29/42324 ,  H01L21/28273 ,  H01L29/66825 ,  H01L29/7881 ,  H01L21/28141 ,  H01L21/76838

Abstract: A non-volatile memory device and method for manufacturing the same are provided to increase the coupling ratio of the non-volatile memory device and widening the top CD of the floating gate electrode compare to the line width of the tunnel oxide file pattern. A non-volatile memory device comprises a device isolating pattern for classifying the substrate(100) into the active area and element isolation region(114a); a tunnel oxide file pattern formed on the active area of substrate(102); a first flow ting gate pattern having the same first width as the tunnel oxide file pattern; a second floating gate pattern equipped on the top of the device isolating pattern; a dielectric layer pattern equipped in the second floating gate pattern image; a control gate pattern(126a) equipped on the dielectric layer pattern.

Abstract translation: 提供了一种非易失性存储器件及其制造方法，以增加非易失性存储器件的耦合比，并且与隧道氧化物文件图案的线宽相比，扩大浮栅电极的顶部CD。 非易失性存储器件包括用于将衬底（100）分成有源区域和元件隔离区域（114a）的器件隔离图案; 形成在衬底（102）的有源区上的隧道氧化物文件图案; 具有与隧道氧化物文件图案相同的第一宽度的第一流动浇口图案; 设置在器件隔离图案的顶部的第二浮栅图案; 配置在第二浮栅图案图像中的电介质层图案; 配置在电介质层图案上的控制栅极图案（126a）。

公开(公告)号：KR100605497B1

公开(公告)日：2006-07-28

申请号：KR1020030085237

申请日：2003-11-27

Applicant: 삼성전자주식회사

Inventor： 오창우 ,  박동건 ,  이성영 ,  최정동

IPC: H01L27/12

CPC classification number: H01L29/785 ,  H01L21/7624 ,  H01L21/84 ,  H01L27/1203 ,  H01L29/66795 ,  H01L29/78603

Abstract: 에스오아이 기판을 제조하는 방법들, 이를 사용하여 반도체 소자들을 제조하는 방법들 및 그에 의해 제조된 반도체 소자들을 제공한다. 에스오아이 기판을 제조하는 방법은, 반도체 기판 상에 차례로 에피택시얼하게 성장된 희생층 및 활성층을 포함하는 적층패턴을 형성하는 것을 포함한다. 상기 희생층은 상기 반도체 기판 및 상기 활성층에 대해 식각선택비를 갖는 물질층으로 형성한다. 상기 반도체 기판 상에 상기 적층패턴의 일부 측면과 접하는 지지패턴을 형성한다. 상기 적층패턴의 적어도 한 측면에 희생층 및 상기 활성층의 일부 측면들을 노출시킨다. 이어서, 상기 희생층을 선택적으로 제거하여 상기 반도체 기판과 상기 활성층 사이에 빈공간(void space)을 마련한다.
SOI 기판, 희생층, 활성층, 에피택셜, 성장, 빈공간

公开(公告)号：KR100578130B1

公开(公告)日：2006-05-10

申请号：KR1020030071439

申请日：2003-10-14

Applicant: 삼성전자주식회사

Inventor： 김성민 ,  이창섭 ,  최정동 ,  조혜진 ,  윤은정 ,  이신애

IPC: H01L27/108

CPC classification number: H01L29/7851 ,  H01L21/823412 ,  H01L21/823437 ,  H01L29/66795

Abstract: 선택적 에피탁시얼 성장 기법을 사용하여 식각된 기판 양측벽에 반복적으로 실리콘게르마늄 에피탁시얼 패턴 및 실리콘 에피탁시얼 패턴을 형성한 후 실리콘게르마늄 에피탁시얼 패턴을 선택적으로 제거하여 다수의 실리콘 에피탁시얼 패턴으로 이루어진 다중 실리콘 핀을 형성한다.
짧은 채널 효과, 에피탁시얼 성장, 전계효과 트랜지스터, 핀 전계효과 트랜지스터.

公开(公告)号：KR100554518B1

公开(公告)日：2006-03-03

申请号：KR1020040036885

申请日：2004-05-24

Applicant: 삼성전자주식회사

Inventor： 오창우 ,  박동건 ,  김동원 ,  이성영 ,  이용규 ,  최정동

IPC: H01L27/10 ,  B82Y10/00

Abstract: 수직형 트랜지스터를 포함하는 반도체 메모리 장치 및 그 제조 방법에서, 메모리 장치는 기판 상에 형성되고 채널 영역을 정의하기 위한 반도체층 패턴과, 상기 반도체층 패턴 측면을 둘러싸도록 구비되는 제1 유전막 패턴과, 상기 제1 유전막 패턴의 상부 표면을 둘러싸도록 구비되는 스토리지 노드 패턴과, 상기 스토리지 노드 패턴 상부 표면을 둘러싸도록 구비되는 제2 유전막 패턴과, 상기 제2 유전막 패턴의 전체 표면을 둘러싸면서 제1 방향으로 연장되는 콘트롤 게이트 라인과 상기 제1 유전막 패턴, 스토리지 노드 패턴, 제2 유전막 패턴 및 콘트롤 게이트 라인을 매립하는 층간 절연막 패턴 및 상기 층간 절연막 패턴 상에, 상기 반도체층 패턴 상부면과 전기적으로 연결되는 배선 라인을 구비한다.

公开(公告)号：KR100541047B1

公开(公告)日：2006-01-11

申请号：KR1020030003807

申请日：2003-01-20

Applicant: 삼성전자주식회사

Inventor： 박동건 ,  이창섭 ,  최정동 ,  이신애 ,  김성호 ,  김성민

IPC: H01L29/78

CPC classification number: H01L29/66772 ,  H01L21/84 ,  H01L27/1203 ,  H01L29/78621 ,  H01L29/78645 ,  H01L29/78648 ,  H01L29/78654

Abstract: 이중 게이트 모스 트랜지스터 및 그 제조방법을 제공한다. 상기 이중 게이트 모스 트랜지스터는 반도체기판의 소정영역에 한정된 활성영역 상부에 배치된 트랜지스터 활성영역을 구비한다. 적어도 하나의 반도체기둥(semiconductor pillar)이 상기 트랜지스터 활성영역을 관통하여 상기 활성영역과 접촉한다. 상기 트랜지스터 활성영역 및 상기 활성영역 사이의 영역은 절연된 하부 게이트 전극으로 채워진다. 상기 트랜지스터 활성영역 상에 상부 게이트 전극이 배치된다. 상기 상부 게이트 전극의 양 단들은 상기 하부 게이트 전극의 측벽과 접촉한다. 상기 이중 게이트 모스 트랜지스터를 제조하는 방법은 반도체기판의 활성영역 상에 차례로 적층된 희생막 패턴 및 트랜지스터 활성영역과 아울러서 상기 트랜지스터 활성영역 및 상기 희생막 패턴을 관통하는 적어도 하나의 반도체기둥을 형성하는 것을 구비한다. 상기 희생막 패턴을 선택적으로 제거하여 상기 트랜지스터 활성영역의 하부에 언더컷 영역을 형성한다. 상기 결과물 상에 상기 언더컷 영역을 채우는 절연된 게이트 도전막을 형성한다. 상기 절연된 게이트 도전막을 패터닝하여 상기 언더컷 영역 내에 잔존하는 하부 게이트 전극 및 상기 트랜지스터 활성영역의 상부를 가로지르는 상부 게이트 전극을 형성한다.

公开(公告)号：KR100521377B1

公开(公告)日：2005-10-12

申请号：KR1020030011111

申请日：2003-02-21

Applicant: 삼성전자주식회사

Inventor： 김성민 ,  박동건 ,  이창섭 ,  최정동 ,  이신애 ,  김성호

IPC: H01L21/8232

Abstract: 본 발명은 핀 전계효과 트랜지스터의 형성방법을 개시한다. 개시된 본 발명은, 소자분리막에 의해 활성영역이 정의되고 상기 활성영역상에 하드마스크가 형성되어 있는 실리콘 기판을 제공하는 단계; 상기 하드마스크를 선택적으로 제거하여 홀을 형성하는 단계; 상기 홀의 양측벽에 스페이서를 각각 형성하는 단계; 상기 스페이서를 마스크로 하는 식각으로 상기 기판을 일부 제거하여 적어도 2개의 핀을 형성하는 단계; 상기 핀을 피복하는 게이트 절연막을 형성하는 단계; 및 상기 게이트 절연막상에 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다. 이에 따르면, 기존의 트랜지스터 공정을 그대로 이용하여 적어도 2개의 채널 핀을 가지는 핀 전계효과 트랜지스터를 형성할 수 있어서 채널 면적의 증가에 따른 소자의 빠른 동작을 구현할 수 있는 효과가 있다.

公开(公告)号：KR1020050094740A

公开(公告)日：2005-09-28

申请号：KR1020040071798

申请日：2004-09-08

Applicant: 삼성전자주식회사

Inventor： 이철 ,  김민상 ,  박동건 ,  이충호 ,  오창우 ,  윤재만 ,  김동원 ,  최정동 ,  리밍 ,  조혜진

IPC: H01L21/336

Abstract: 핀 전계효과 트랜지스터 및 그 제조방법을 제공한다. 이 트랜지스터는 기판 상에 수직으로 신장된 핀과 상기 핀을 감싸며 상기 핀의 상부를 가로지르는 게이트 전극을 포함한다. 상기 게이트 전극과 상기 핀 사이에 게이트 절연막이 개재되고, 상기 게이트 전극 양측의 핀 내에 소오스 영역 및 드레인 영역이 각각 형성된다. 상기 게이트 전극 하부에서 상기 핀의 폭이 넓어진다. 즉, 상기 핀은 제 1 핀 폭을 갖는 제 1 영역과 상기 제 1 핀 폭 보다 넓은 제 2 핀 폭을 갖는 제 2 영역으로 구성된 'T'자형 평면을 가질 수 있다. 상기 소오스 영역은 상기 제 1 영역에 형성되고, 상기 드레인 영역은 상기 제 2 영역에 형성된다. 상기 제 1 영역과 상기 제 2 영역의 경계부(boundary region)은 상기 게이트 전극의 하부에 중첩된다.

公开(公告)号：KR1020050086043A

公开(公告)日：2005-08-30

申请号：KR1020040012371

申请日：2004-02-24

Applicant: 삼성전자주식회사

Inventor： 오창우 ,  박동건 ,  김동원 ,  이성영 ,  최정동

IPC: H01L21/336

CPC classification number: H01L29/785 ,  H01L29/66818 ,  H01L29/78618

Abstract: 다마신 게이트를 갖는 수직 채널 핀 전계효과 트랜지스터를 제공한다. 이 트랜지스터는 반도체 기판과, 상기 반도체 기판 상에 형성되어 수직으로 신장된 핀과, 상기 핀의 측벽을 둘러싸는 소자분리막을 포함한다. 게이트 전극이 상기 핀의 상부를 가로지르며 상기 핀의 상부 및 양 측벽을 감싼다. 상기 게이트 전극의 측벽에 측벽 스페이서가 형성되고, 상기 게이트 전극 양측의 핀에 소오스/드레인이 형성된다. 상기 소오스/드레인의 표면 폭은 게이트 전극과 중첩된 핀의 두께보다 넓다. 소오스/드레인이 형성된 핀의 측벽을 노출시킴으로써 소오스/드레인의 표면 폭을 핀의 두께보다 넓힐 수 있다. 또한, 핀을 형성한 후 다마신 게이트를 형성하기 위한 게이트 그루브에 노출된 부분만을 선택적으로 리세스 시키어 핀의 폭을 줄일 수 있다.

公开(公告)号：KR100505113B1

公开(公告)日：2005-07-29

申请号：KR1020030025824

申请日：2003-04-23

Applicant: 삼성전자주식회사

Inventor： 오창우 ,  박동건 ,  이성영 ,  이창섭 ,  최정동

IPC: H01L21/336

CPC classification number: H01L29/66583 ,  H01L29/1037 ,  H01L29/66651

Abstract: 모스 트랜지스터 및 그 제조방법을 제공한다. 이 트랜지스터는, 반도체 기판에 정의된 활성영역과, 활성영역 내에 서로 이격되어 형성된 한 쌍의 소오스/드레인 영역을 포함한다. 소오스 영역 및 드레인 영역 사이에 정의되되, 소오스/드레인 영역들의 정션깊이보다 낮은 리세스된 영역을 가지는 채널영역이 형성되어 있다. 채널 영역 상에 형성된 게이트 절연막이 형성되어 있고, 게이트 절연막 상에 게이트 패턴이 형성되어 있다. 게이트 패턴은 상기 소오스/드레인 영역들에 인접하는 측벽을 가진다. 이 트랜지스터는 소오스/드레인 영역들 하부와 직접 접촉하고, 소오스/드레인 영역들 각각의 하부에서 게이트 패턴의 측벽에 수직으로 정렬된 측벽을 갖는 산화막 패턴을 갖는다.