公开(公告)号：KR100510490B1

公开(公告)日：2005-08-26

申请号：KR1020020051630

申请日：2002-08-29

Applicant: 삼성전자주식회사

Inventor： 이재형 ,  김규현

IPC: G11C8/00

CPC classification number: G11C7/1066 ,  G11C7/1045 ,  G11C7/22 ,  G11C7/222 ,  G11C11/4076

Abstract: 부분적으로 제어되는 지연 동기 루프를 구비하는 반도체 메모리 장치가 개시된다. 본 발명에 따른 반도체 메모리 장치는 지연 동기 루프 및 제어 신호 발생부를 구비하는 것을 특징으로 한다. 제어 신호 발생부는 반도체 메모리 장치의 동작 모드를 선택하는 제 1 내지 제 5 모드 선택 신호에 응답하여 상기 지연 동기 루프를 부분적으로 턴 온 또는 턴 오프 시키는 제 1 제어 신호 및 제 2 제어 신호를 발생한다. 상기 제 1 또는 제 2 제어 신호가 활성화되면 상기 지연 동기 루프 중 상기 제 1 또는 제 2 제어 신호가 인가되는 부분은 턴 오프 된다. 또한 상기 제 1 또는 제 2 제어 신호가 비활성화 되면 상기 지연 동기 루프 중 상기 제 1 또는 제 2 제어 신호가 인가되는 부분은 턴 온 된다. 상기 제 1 모드 선택 신호가 활성화되면 상기 제 2 제어 신호만이 활성화된다. 상기 제 2 모드 선택 신호가 활성화되면 상기 제 1 제어 신호 및 상기 제 2 제어 신호가 모두 비활성화 된다. 상기 제 3 내지 제 5 모드 선택 신호들 중 하나라도 활성화되면 상기 제 1 제어 신호 및 상기 제 2 제어 신호가 모두 활성화된다.
본 발명에 따른 반도체 메모리 장치는 내부에 구비되는 지연 동기 루프를 부분적으로 턴 온 또는 턴 오프 시킴으로써 소비 전류를 절약할 수 있는 장점이 있다.

公开(公告)号：KR1020050054594A

公开(公告)日：2005-06-10

申请号：KR1020030087979

申请日：2003-12-05

Applicant: 삼성전자주식회사

Inventor： 이재형

IPC: G11C7/10

Abstract: 직류 전압 검출 회로 및 직류 전압 검출 회로를 구비하는 입력 버퍼 회로가 개시된다. 본 발명의 실시예에 따른 직류 전압 검출 회로는 수신부, 제 1 제어부, 제 2 노드 및 제 2 제어부를 구비한다. 수신부는 입력 신호를 수신하여 제 1 노드의 전압 레벨을 제어한다. 제 1 제어부는 상기 입력 신호의 전압 레벨이 소정의 전압 레벨 이상이 되면 상기 수신부를 통하여 흐르는 직류 전류를 제거한다. 제 2 노드는 상기 제 1 노드의 전압 레벨과 반대되는 전압 레벨을 가진다. 제 2 제어부는 상기 제 2 노드의 전압 특성이 히스테리시스(Hysteresis) 특성을 가지도록 제어한다. 상기 제 1 제어부는 전원 전압에 소스가 연결되고 게이트와 드레인이 서로 연결되는 다이오드 형 트랜지스터이다. 본 발명에 따른 직류 전압 검출 회로 및 직류 전압 검출 회로를 구비하는 입력 버퍼 회로는 불필요하게 소모되는 직류 전류를 줄이고 잡음에 의해서 입력 신호의 전압 레벨이 변동되어도 어느 정도 잡음의 영향을 제거할 수 있는 장점이 있다.

公开(公告)号：KR100481184B1

公开(公告)日：2005-04-07

申请号：KR1020030018991

申请日：2003-03-26

Applicant: 삼성전자주식회사

Inventor： 이정배 ,  이재형

IPC: H01L23/28

CPC classification number: G11C5/025 ,  G11C7/1045 ,  G11C2207/105

Abstract: 본 발명은 반도체 메모리 집적회로를 공개한다. 이 회로는 복수개의 제1데이터 입출력 패드들, 복수개의 어드레스 및 명령어 패드들, 및 복수개의 제2데이터 입출력/어드레스 패드들을 순서대로 배치하고, 복수개의 제2데이터 입출력/어드레스 패드들 각각을 제어신호에 응답하여 제2데이터 입출력 패드들로 사용하거나, 제어신호에 응답하여 어드레스 패드들로 사용하는 것을 특징으로 한다. 따라서, 반도체 메모리 집적회로의 일부의 패드들을 데이터 입출력 및 어드레스 패드들로 선택적으로 사용하는 것이 가능하여 서로 다른 패키지 형태로 패키지화가 가능하며, 와이어 본딩 작업이 용이하게 되어, 장치의 페일을 유발할 가능성이 줄어들게 된다.

公开(公告)号：KR1020050001167A

公开(公告)日：2005-01-06

申请号：KR1020030042738

申请日：2003-06-27

Applicant: 삼성전자주식회사

Inventor： 이재형

IPC: G11C7/00

Abstract: PURPOSE: A termination device of a semiconductor memory is provided to minimize the data signal distortion by selectively controlling the termination resistance of a data bus according to operation state of memory device in order to have the best termination resistance in both reading and writing mode. CONSTITUTION: A termination device of a semiconductor memory for minimizing the data signal distortion comprises the first power supply for supplying source voltage; the second power supply for supplying source voltage as reference voltage of the termination device; the first termination part connected with the first power supply and having prescribed resistance; the second termination part connected with the second power supply and having prescribed resistance; the first switching part(SWA) for connecting or disconnecting the first termination part to/from the memory data line(DQ) according to a reading or a writing mode of the memory device; the second switching part(SWB) for connecting or disconnecting the second termination part to/from the memory data line(DQ) according to the reading or the writing mode of the memory device. Wherein the first and the second termination part have variable resistances according to the reading or the writing mode of the memory device, and the first and the second switching part is disconnected in the reading and the writing mode and connected in a rest mode.

Abstract translation: 目的：提供半导体存储器的终端装置，以便通过根据存储器件的操作状态选择性地控制数据总线的终端电阻以便在读取和写入模式下具有最佳的终端电阻来最小化数据信号失真。 构成：用于最小化数据信号失真的半导体存储器的终端装置包括用于提供源电压的第一电源; 用于提供源电压的第二电源作为终端装置的参考电压; 所述第一终端部分与所述第一电源连接并具有规定的电阻; 所述第二终端部分与所述第二电源连接并具有规定电阻; 所述第一切换部分（SWA）用于根据所述存储器件的读取或写入模式将所述第一终端部分连接到所述存储器数据线（DQ）或从所述存储器数据线（DQ）断开; 用于根据存储器件的读取或写入模式将第二终端部件连接到存储器数据线（DQ）或从存储器数据线（DQ）断开）的第二开关部件（SWB）。 其中，第一和第二终端部分根据存储器件的读取或写入模式具有可变电阻，并且第一和第二开关部分在读取和写入模式下被断开并且以休止模式连接。

公开(公告)号：KR1020040029536A

公开(公告)日：2004-04-08

申请号：KR1020020059836

申请日：2002-10-01

Applicant: 삼성전자주식회사

Inventor： 이재형 ,  이정배 ,  이동양

IPC: G11C7/00

CPC classification number: G11C11/4076 ,  G06F13/1647 ,  G11C7/1045 ,  G11C7/22 ,  G11C2207/2281 ,  G11C2207/229

Abstract: PURPOSE: A memory device is provided which has high bus efficiency on a network, and a memory system including the same is also provided which has high bus efficiency by reading out data from fixed banks in the memory device. CONSTITUTION: A number of banks(170) have a plurality of memory cells arranged in rows and columns. A programming register stores simultaneous write information about how many banks among the plurality of banks are written during a write operation. And a control part(310) selects one of the plurality of banks performing the write operation in response to the simultaneous write information and reads memory cell data in the selected bank, during a read operation.

Abstract translation: 目的：提供一种在网络上具有高总线效率的存储器件，并且还提供了包括该存储器的存储器系统，其通过从存储器件中的固定存储体读出数据而具有高的总线效率。 构成：多个存储体（170）具有以行和列排列的多个存储单元。 编程寄存器存储在写入操作期间在多个存储体中写入多少存储体的同时写入信息。 并且控制部分（310）在读取操作期间响应于同时写入信息选择执行写入操作的多个存储体中的一个并读取所选存储体中的存储单元数据。

公开(公告)号：KR1020030009141A

公开(公告)日：2003-01-29

申请号：KR1020020038893

申请日：2002-07-05

Applicant: 삼성전자주식회사

Inventor： 배일만 ,  이재형 ,  김재훈

IPC: G11C7/00

CPC classification number: G11C7/20

Abstract: PURPOSE: A method for generating reset signal in semiconductor memory device is provided, which is capable of reducing a layout area occupied by a stabilization circuit and power consumption. CONSTITUTION: A precharge command is received to precharge all banks of a semiconductor memory device(310). A reset signal is activated with the first level based on the received precharge command(320). After receiving the precharge command, a refresh command is received to refresh the semiconductor memory device(330). After receiving the refresh command, a mode setting command is received to reset the semiconductor memory device(340). The reset signal is inactivated with the second level base on the received mode setting command(350).

Abstract translation: 目的：提供一种在半导体存储器件中产生复位信号的方法，其能够减少稳定电路所占用的布局面积和功耗。 构成：接收预充电命令以对半导体存储器件（310）的所有存储体预充电。 基于接收的预充电命令（320），以第一电平激活复位信号。 在接收到预充电命令之后，接收刷新命令以刷新半导体存储器件（330）。 在接收到刷新命令之后，接收模式设置命令以重置半导体存储器件（340）。 复位信号在接收模式设定指令（350）下与第二电平基准不同步。

公开(公告)号：KR100301043B1

公开(公告)日：2001-09-06

申请号：KR1019980032293

申请日：1998-08-08

Applicant: 삼성전자주식회사

Inventor： 주용규 ,  이재형

IPC: H03K5/26

Abstract: 지연 동기 루프의 위상 비교기 및 지연 동기 방법이 개시된다. 지연 동기 루프는 지연부, 위상 비교기 및 전하 펌프를 구비한다. 위상 비교기는 제1 내지 제3 플립-플롭 및 로직부를 구비한다. 제1 플립-플롭의 입력 신호단(D)에는 전원 전압(VCC)이 인가되고, 클락 입력단에는 기준 클락 신호가 인가된다. 제1 플립-플롭의 리셋단에는 예비 신호가 인가된다. 제2 플립-플롭의 입력 신호단(D)에는 제1 플립-플럽의 출력 신호가 인가되고, 클락 입력단에는 기준 클락 신호가 인가된다. 제2 플립-플롭의 리셋단에는 로직부의 출력 신호가 인가된다. 제2 플립-플롭의 출력 신호는 지연 감소 신호가 된다. 제3 플립-플롭의 입력 신호단(D)에는 전원 전압(VCC)이 인가되고, 클락 입력단에는 지연 동기 루프를 거친 지연된 클럭 신호가 인가된다. 제3 플립-플롭(35)의 리셋단에는 로직부의 출력 신호가 인가된다. 제3 플립-플롭의 출력 신호는 지연 증가 신호가 된다.

公开(公告)号：KR1020010056237A

公开(公告)日：2001-07-04

申请号：KR1019990057622

申请日：1999-12-14

Applicant: 삼성전자주식회사

Inventor： 이재형

IPC: G11C11/40

Abstract: PURPOSE: A data interface of a memory system preventing a slope of data signal from being lowered is provided to insert serial terminated resistors into inside of SDRAM which were coupled with each of SDRAMs in the prior art to maintain the slope of the data. CONSTITUTION: The memory system(100) includes a terminated resistor(Vterm), a serial terminated resistor(Rs) and a built-in serial terminated resistor(Ri). The memory system(100) includes a plurality of semiconductor memory devices and a memory controller(120). The terminated resistor is coupled with a source voltage on the memory system(100) and confines the voltage range of the data. The serial terminated resistor is coupled with the memory controller(120) and the data line of the semiconductor memory device on the memory system(100). The built-in serial terminated resistor is coupled with the serial terminated resistor and the output buffer in the semiconductor memory device. The interface directly couples an input buffer in the semiconductor memory device with the serial terminated resistor(Rs).

Abstract translation: 目的：提供防止数据信号斜率降低的存储器系统的数据接口，以将串行终端电阻器插入SDRAM内部，与现有技术中的每个SDRAM耦合以保持数据的斜率。 构成：存储器系统（100）包括端接电阻（Vterm），串行终端电阻（Rs）和内置串行终端电阻（Ri）。 存储器系统（100）包括多个半导体存储器件和存储器控制器（120）。 端接电阻器与存储器系统（100）上的源极电压耦合，并限制数据的电压范围。 串行终端电阻器与存储器控制器（120）和存储器系统（100）上的半导体存储器件的数据线耦合。 内置串行终端电阻与串行端接电阻和半导体存储器件中的输出缓冲器耦合。 该接口将半导体存储器件中的输入缓冲器与串行端接电阻器（Rs）直接耦合。

公开(公告)号：KR1019990076156A

公开(公告)日：1999-10-15

申请号：KR1019980010859

申请日：1998-03-28

Applicant: 삼성전자주식회사

Inventor： 임지만 ,  이재형

IPC: H01L21/306

Abstract: 건식 식각 설비의 캐소드(cathode)에 설치되어 LCD 글래스를 로딩/언로딩시키는 리프트 핀에도 캐소드와 동일한 전원을 인가하여 캐소드에 균일한 전계 분포가 형성되도록 하여 균일한 식각이 가능토록 한 건식 식각 설비가 개시되고 있다.
본 발명에 의하면, 밀폐된 챔버에 설치된 애노드 및 애노드와 일정 간격 이격된 캐소드와, 캐소드에 위치한 LCD 글래스를 캐소드로부터 일정 간격 이격 시키기 위하여 캐소드를 관통한 상태로 결합된 전도성 리프트 핀과 리프트 핀을 구동시키기 위한 리프트 핀 구동수단으로 구성된 리프터와, 캐소드와 리프트 핀에 전원을 인가하는 전원공급부를 포함하는 것을 특징으로 한다.

公开(公告)号：KR1019980016790A

公开(公告)日：1998-06-05

申请号：KR1019960036482

申请日：1996-08-29

Applicant: 삼성전자주식회사

Inventor： 이재형

IPC: H01L27/108

Abstract: 본 발명은 반도체 메모리 장치에 관한 것으로, 본 발명의 목적은 고집적화를 달성하면서도 전류소모를 억제할 수 있는 반도체 메모리 장치의 어레이 구성방법을 제공함에 있다. 이러한 목적을 달성하기 위한 기술적 사상에 따르면, 행과 열의 매트릭스 형태로 구성된 다수개의 메모리 셀들을 가지는 복수개의 서브 어레이들과, 이 서브 어레이들을 포함하는 다수개의 뱅크들을 구비하는 반도체 메모리 장치의 어레이 구성방법은 상기 뱅크들 중 적어도 하나이상의 제1뱅크들 및 나머지 제2뱅크들이 가지는 각각의 상기 서브 어레이의 갯수를 다르게 구성하는 것을 특징으로 한다.