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公开(公告)号：KR1019990026802A
公开(公告)日：1999-04-15
申请号：KR1019970049094
申请日：1997-09-26
Applicant: 삼성전자주식회사
IPC: H01L21/31
Abstract: 본 발명은 반도체장치의 층간절연막 형성방법과 이 층간절연막의 상부에 콘택을 형성 방법을 개시한다. 본 발명의 특징은 HSQ 층간절연막을 전자빔으로 약 400℃ 정도의 저온에서 큐어링함으로써 HSQ 층간절연막을 단순화된 공정으로 형성할 수 있는 데 있다. 또한, 본 발명에 의하여 형성된 HSQ 층간절연막은 종래의 고온에서 열처리되어 큐어링된 HSQ 층간절연막에 비하여 더 경질화되어 있다.
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公开(公告)号：KR100183816B1
公开(公告)日：1999-03-20
申请号：KR1019960001397
申请日：1996-01-23
Applicant: 삼성전자주식회사
IPC: H01L27/108
Abstract: 스페이서층을 이용하여 하부전극의 표면적을 증가시킬 수 있는 반도체 장치의 커패시터 제조방법이 개시되었다. 본 발명은 제1 도전막상에 각각의 입자 사이에 빈 공간을 갖는 복수 개의 입자들로 이루어진 스페이서층을 형성하는 단계, 상기 입자 사이의 빈 공간을 통하여 상기 제1 도전막과 접속되도록 상기 스페이서층 상에 제2 도전막을 형성하는 단계, 상기 식각 저지층이 노출되도록 상기 제2 도전막, 스페이서층 및 제1 도전막을 순차적으로 식각하여 상기 콘택홀 상부에 제2 도전막 패턴과 스페이서층 패턴 및 제1 도전막 패턴을 형성하는 단계, 및 상기 스페이서층 패턴을 제거함으로써 상기 제1 도전막 패턴 및 제2 도적막 패턴으로 이루어진 하부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 스페이서층을 이용한 반도체 장치의 커패시터 제조방법을 제공한다. 본 발명에 의하면 스페이서층을 이용하여 하부전극의 표면적을 증가시킴으로서 메모리 셀의 독출 능력을 증가시킬 수 있다.
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公开(公告)号：KR1019980026852A
公开(公告)日：1998-07-15
申请号：KR1019960045418
申请日：1996-10-11
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: 본 발명은 기생 커패시터에 의한 커패시턴스를 줄일 수 있는 반도체장치의 제조방법에 관해 개시한다. 금속배선을 형성하는데 있어서, 금속배선사이에 채워지는 절연층을 저 유전층으로 형성하며, 아울러 의도적으로 절연층내에 보이드(void)를 형성하여 인접 금속배선이 참여하여 형성되는 기생 커패시터의 커패시턴스를 줄여서 신호지연이나 잡음을 제거할 수 있으므로 양질의 제품을 제조할 수 있다.
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公开(公告)号：KR100331554B1
公开(公告)日：2002-04-06
申请号：KR1019990041312
申请日：1999-09-27
Applicant: 삼성전자주식회사
IPC: H01L27/108
CPC classification number: H01L21/764 , H01L27/0805 , H01L28/90
Abstract: 본발명의반도체소자의커패시터어레이는, 복수개의커패시터들을포함하는반도체소자의커패시터어레이에관한것이다. 이커패시터어레이는, 반도체기판위에형성되며, 인접된커패시터들을상호절연시키기위한저유전율의기공을갖는절연막에의해상호분리된복수개의하부전극들과, 이하부전극들위에형성된유전체막, 및이 유전체막위에형성된상부전극을구비한다.
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Patent Agency Ranking
公开(公告)号：KR100272173B1
公开(公告)日：2000-11-15
申请号：KR1019980051263
申请日：1998-11-27
Applicant: 삼성전자주식회사
IPC: H01L21/26
Abstract: PURPOSE: A method for forming a shallow junction of a semiconductor device without a damage of ion implantation is provided to remove damage generated from an ion beam implantation process by irradiating an electron beam. CONSTITUTION: A dopant is implanted on a semiconductor substrate by performing an ion implantation process(10). In the ion implantation process, an implanting depth of the dopant is 500 to 2000 angstrom. An electron beam is irradiated on the semiconductor substrate after performing the ion implantation process(11). In the electron beam irradiation process, the energy of the electron beam is 1 to 50 kilo electron volt. The semiconductor substrate is activated by performing a thermal process(12).
Abstract translation: 目的：提供一种用于形成半导体器件的浅结而不损伤离子注入的方法，以通过照射电子束来消除由离子束注入工艺产生的损伤。 构成：通过进行离子注入工艺（10）将掺杂剂注入到半导体衬底上。 在离子注入工艺中，掺杂剂的注入深度为500至2000埃。 在进行离子注入工艺（11）之后，在半导体衬底上照射电子束。 在电子束照射过程中，电子束的能量为1〜50千伏电压。 通过执行热处理（12）来激活半导体衬底。
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公开(公告)号：KR100255659B1
公开(公告)日：2000-05-01
申请号：KR1019960009578
申请日：1996-03-30
Applicant: 삼성전자주식회사
IPC: H01L21/31
CPC classification number: H01L23/564 , H01L21/02134 , H01L21/02282 , H01L21/0234 , H01L21/02362 , H01L21/316 , H01L21/31612 , H01L23/5329 , H01L2924/0002 , H01L2924/00
Abstract: PURPOSE: A method for processing an SOG layer of a semiconductor device is provided to reduce a moisture absorption characteristic of an SOG(Spin On Glass) layer used as an interlayer dielectric. CONSTITUTION: An SOG(Spin On Glass) is formed on a base layer(10) with a predetermined pattern(20). A silicon substrate or an insulating layer is used as the base layer(10). A conductive line or a capacitor is used as the predetermined pattern(20). The SOG layer(30) is formed by laminating an SOG material on a surface of a wafer and rotating the wafer. The SOG layer(30) is baked under 400 degrees centigrade during 30 minutes. An oxide layer(40) is deposited on the SOG layer(30). An annealing process for the whole structure is performed under 550 to 800 degrees centigrade.
Abstract translation: 目的：提供一种用于处理半导体器件的SOG层的方法，以减少用作层间电介质的SOG（旋转玻璃）层的吸湿特性。 构成：在具有预定图案（20）的基底层（10）上形成SOG（玻璃上旋转）。 硅衬底或绝缘层用作基层（10）。 使用导线或电容器作为预定图案（20）。 SOG层（30）通过将SOG材料层压在晶片的表面上并旋转晶片而形成。 SOG层（30）在30分钟内在400摄氏度下烘烤。 氧化物层（40）沉积在SOG层（30）上。 整个结构的退火处理在550至800摄氏度下进行。
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公开(公告)号：KR1019990004121A
公开(公告)日：1999-01-15
申请号：KR1019970028135
申请日：1997-06-27
Applicant: 삼성전자주식회사
IPC: H01L27/108
Abstract: 본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 특히 백금(Pt)을 전극으로 사용하는 다이나믹 랜덤 억세스 메모리 소자의 커패시터 제조방법에 관한 것이다. 장벽금속층, 하부전극층 및 리프트 오프층을 반도체 기판 상에 차례대로 적층한다. 리프트 오프층, 하부전극층 및 장벽금속층을 차례대로 식각하여 그 상부에는 리프트 오프층이 형성되어 있고, 그 하부에는 장벽금속층이 형성되어 있는 하부 전극들을 형성한다. 절연층은 하부 전극들이 형성되어 있는 결과물 기판 전면에 하부 전극들의 상단 측면에서의 증착 속도가 다른 부분에서 보다 낮은 증착법으로 형성한다. 갭 필링층은 리프트 오프층에 대한 식각율이 절연층에 대한 식각율보다 더 큰 식각액을 사용하여 리프트 오프층을 제거함과 동시에 하부 전극들 상에 형성되어 있는 절연층을 제거함으로써 하부 전극들 사이에 형성한다. 고유전막을 결과물 기판 전면에 형성한다. 상부 전극은 고유전막 상에 형성한다.
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公开(公告)号：KR1019980068057A
公开(公告)日：1998-10-15
申请号：KR1019970004489
申请日：1997-02-14
Applicant: 삼성전자주식회사
IPC: H01L21/76
Abstract: 트렌지 소자분리방법이 개시되어 있다. 이 방법은 반도체기판 상에 상기 반도체기판의 소정영역을 노출시키는 식각 저지막 패턴을 형성하는 단계와, 상기 식각 저지막 패턴을 식각 마스크로하여 상기 노출된 반도체기판을 식각함으로써, 소정의 깊이를 갖는 제1 트렌치 영역을 형성하는 단계와, 상기 제1 트렌치 영역의 측벽 및 상기 식각저지막 패턴의 측벽에 스페이서를 형성하는 단계와, 상기 스페이서 및 상기 식각 저지막 패턴을 식각 마스크로하여 상기 반도체기판을 식각함으로써, 상기 제1 트렌치 영역의 폭보다 작은 폭을 갖는 제2 트렌치 영역을 형성하는 단계와, 상기 스페이서를 제거하는 단계와, 상기 결과물의 전면에 상기 제1 및 제2 트렌치 영역을 채우는 절연막을 형성하는 단계와, 상기 식각 저지막 패턴이 노출될 때까지 상기 절연막을 전면 식각하여 상기 제1 및 제2 트렌치 영� �� 내에 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 한다.
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公开(公告)号：KR1019980045140A
公开(公告)日：1998-09-15
申请号：KR1019960063301
申请日：1996-12-09
Applicant: 삼성전자주식회사
IPC: H01L21/302
Abstract: 스핀 온 글라스(SOG) 물질을 층간절연막으로 사용하는 반도체장치의 제조방법이 개시되어 있다. 하나 이상의 도전성 패턴이 형성되어 있는 반도체기판 상에 제1 금속층 및 제1 절연막을 순차적으로 증착하고, 이를 패터닝한다. 결과물 전면에 저유전율을 갖는 SOG막을 형성한 후, 전자빔 처리를 실시한다. 전자빔 처리된 SOG막 상에 제2 절연막을 형성한다. 제2 절연막 상에 포토레지스트 패턴을 형성한 후 이를 마스크로 제2 절연막 및 SOG막을 식각함으로써, 제1 금속층을 노출시키는 비아 홀을 형성한다. 산소(O
2 ) 플라즈마로 포토레지스트 패턴을 제거한 후, 결과물 상에 제2 금속층을 증착한다. 평탄도가 우수한 저유전 SOG 물질을 사용함으로써, 보이드 없이 평탄화되는 층간절연막을 형성할 수 있으며, 기생 캐패시터의 생성을 억제할 수 있다. 또한, 전자빔 처리에 의해 저유전 SOG 물질을 사용할 때 발생하는 포이즌 비아 문제를 해결할 수 있다.
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