公开(公告)号：KR100389041B1

公开(公告)日：2003-06-25

申请号：KR1020000070973

申请日：2000-11-27

Applicant: 삼성전자주식회사

Inventor： 김원진 ,  이수근 ,  신홍재 ,  한재현 ,  김재학 ,  강호규

IPC: H01L21/28

Abstract: PURPOSE: A method for manufacturing an interconnection using a hydrogen silsesquioxane(HSQ) layer as an interlayer dielectric is provided to simplify a process for forming the interconnection, by performing a plasma treatment regarding the HSQ layer so that the HSQ layer is not damaged in a photolithography process to directly pattern the HSQ layer. CONSTITUTION: A low dielectric layer is formed on a semiconductor substrate(10). A plasma treatment process is performed regarding the entire surface of the low dielectric layer. The plasma-treated low dielectric layer is patterned to form an opening exposing a predetermined region of the semiconductor substrate. A conductive layer filling the opening is formed on the entire surface of the semiconductor substrate.

Abstract translation: 目的：提供一种制造使用氢倍半硅氧烷（HSQ）层作为层间电介质的互连的方法，以通过对HSQ层进行等离子体处理来简化形成互连的工艺，使得HSQ层不会在 光刻工艺直接图案化HSQ层。 构成：低介电层形成在半导体衬底（10）上。 关于低介电层的整个表面执行等离子体处理工艺。 经等离子体处理的低介电层被图案化以形成暴露半导体衬底的预定区域的开口。 填充开口的导电层形成在半导体衬底的整个表面上。

公开(公告)号：KR1020020058233A

公开(公告)日：2002-07-12

申请号：KR1020000086272

申请日：2000-12-29

Applicant: 삼성전자주식회사

Inventor： 구주선 ,  김성호 ,  강호규

IPC: H01L21/28

Abstract: PURPOSE: A metal layer formation method of semiconductor devices using a damascene processing is provided to prevent an increase of a dielectric constant and a damage of an insulating layer. CONSTITUTION: After forming an insulating layer(35) having a contact hole on a semiconductor substrate, an etch stopper(40) is formed on the insulating layer. An SOG(Spin On Glass) layer is coated on the etch stopper(40). The surface of the SOG layer is densificated or cured by irradiating electron beams or implanting dopants, thereby forming a cured SOG layer(45). The cured SOG layer(45) is then globally planarized by CMP. A trench is formed by selectively etching the cured SOG layer(45). Then, a metal layer is filled into the trench.

Abstract translation: 目的：提供使用镶嵌加工的半导体器件的金属层形成方法，以防止介电常数的增加和绝缘层的损坏。 构成：在半导体衬底上形成具有接触孔的绝缘层（35）之后，在绝缘层上形成蚀刻停止层（40）。 SOG（旋转玻璃）层被涂覆在蚀刻停止器（40）上。 SOG层的表面通过照射电子束或注入掺杂剂而致密化或固化，从而形成固化的SOG层（45）。 然后通过CMP将固化的SOG层（45）全面平坦化。 通过选择性地蚀刻固化的SOG层（45）形成沟槽。 然后，将金属层填充到沟槽中。

公开(公告)号：KR1020000077020A

公开(公告)日：2000-12-26

申请号：KR1020000018901

申请日：2000-04-11

Applicant: 삼성전자주식회사

Inventor： 박태서 ,  박문한 ,  박경원 ,  이한신 ,  김정엽 ,  홍창기 ,  강호규 ,  김성의 ,  홍수진

IPC: H01L21/76

CPC classification number: C09G1/02 ,  C09K3/1463 ,  H01L21/31053 ,  H01L21/76224

Abstract: PURPOSE: A trench isolation method is provided to simplify a manufacturing process and reduce an aspect ratio in filling a trench as compared with a shallow trench isolation(STI) method by using a photoresist pattern as a mask for forming the trench, and to uniformly maintain chemical mechanical polishing(CMP) quantity for forming an isolation layer of a uniform thickness by using CeO2 based polishing agent having a large CMP selectivity of a silicon substrate and an oxidation layer. CONSTITUTION: A photoresist pattern is formed on a side of a bare silicon substrate(100). A predetermined depth of the substrate is etched to form a trench by using the photoresist pattern as an etching mask. The photoresist pattern is eliminated. An insulating layer is formed in the trench. A chemical mechanical polishing(CMP) process is performed regarding the resultant structure having the insulating layer by using slurry including CeO2 based polishing agent until the substrate is exposed.

Abstract translation: 目的：提供沟槽隔离方法，以便通过使用光致抗蚀剂图案作为形成沟槽的掩模，与浅沟槽隔离（STI）方法相比，简化制造工艺并缩小填充沟槽的纵横比，并且均匀地保持 通过使用具有大的CMP选择性的硅衬底和氧化层的CeO 2基抛光剂形成均匀厚度的隔离层的化学机械抛光（CMP）量。 构成：在裸硅衬底（100）的一侧上形成光致抗蚀剂图案。 通过使用光致抗蚀剂图案作为蚀刻掩模来蚀刻衬底的预定深度以形成沟槽。 消除光致抗蚀剂图案。 在沟槽中形成绝缘层。 通过使用包含CeO 2的研磨剂的浆料直到基材露出，对具有绝缘层的所得结构进行化学机械抛光（CMP）工艺。

公开(公告)号：KR1020000021301A

公开(公告)日：2000-04-25

申请号：KR1019980040317

申请日：1998-09-28

Applicant: 삼성전자주식회사

Inventor： 안동호 ,  박문한 ,  강호규

IPC: H01L21/76

Abstract: PURPOSE: A method for forming a trench isolation is provided to prevent a dent from being generated around an insulating layer on a side wall when forming a trench isolation. CONSTITUTION: A method for forming a trench isolation includes a first through sixth step. The first step is to form a first oxide layer on a semiconductor substrate(30) by using N2 gas and O2 gas and to form a first N2O film(36) on a boundary of the semiconductor substrate. The second step is to deposit a first nitride layer on the first oxide layer. The third step is to define an active area and an inactive area by patterning the first oxide layer, the first nitride layer and the first N2O layer. The fourth step is to form a trench by etching the semiconductor substrate of the inactive area with a predetermined depth. The fifth step is to form a second oxide layer on a side wall of the trench by using the O2 gas and the N2 gas and to form a second N2O layer(42a,42b) on a boundary of the semiconductor substrate. The sixth step is to form a trench isolation by filling up a third oxide layer on the trench.

Abstract translation: 目的：提供一种用于形成沟槽隔离的方法，以防止在形成沟槽隔离时在侧壁上的绝缘层周围产生凹痕。 构成：用于形成沟槽隔离的方法包括第一至第六步骤。 第一步骤是通过使用N 2气体和O 2气体在半导体衬底（30）上形成第一氧化物层，并在半导体衬底的边界上形成第一N2O膜（36）。 第二步是在第一氧化物层上沉积第一氮化物层。 第三步是通过图案化第一氧化物层，第一氮化物层和第一N2O层来限定有源区和非活性区。 第四步骤是通过以预定深度蚀刻非活性区域的半导体衬底来形成沟槽。 第五步是通过使用O 2气体和N 2气体在沟槽的侧壁上形成第二氧化物层，并在半导体衬底的边界上形成第二N2O层（42a，42b）。 第六步是通过在沟槽上填充第三氧化物层来形成沟槽隔离。

公开(公告)号：KR1019970053385A

公开(公告)日：1997-07-31

申请号：KR1019950049688

申请日：1995-12-14

Applicant: 삼성전자주식회사

Inventor： 강호규

IPC: H01L21/76

Abstract: 트랜치를 이용한 반도체 소자의 분리 방법에 있어서, 개구부와 인접하는 다층 구조의 모서리를 둥글게 형성하는 방법에 대하여 기재되어 있다. 이는, 반도체 기판 상에 스트레스 버퍼층, 산화 방지층 및 식각 방지층이 순차적으로 적층된 다층 구조의 일부 영역을 제거함으로써 반도체 기판을 노출 시키는 개구부를 형성하는 단계, 개구부 양측의 다층 구조를 식각함으로써 개구부에 인접한 다층 구조의 상부 모서리를 둥글게 형성하는 단계 및 개구부에 의해 노출된 반도체 기판을 식각함으로써 반도체 기판에 트랜치를 형성하는 단계를 포함하는 것을 특징으로 하는 트랜치를 이용한 반도체 소자의 분리 방법을 제공한다. 이로써, 소자 분리막 내에 보이드가 형성되는 것을 방지하여 반도체 소자의 소자 분리 특성을 개선할 수 있다.

公开(公告)号：KR1019970053369A

公开(公告)日：1997-07-31

申请号：KR1019950046908

申请日：1995-12-05

Applicant: 삼성전자주식회사

Inventor： 강호규

IPC: H01L21/76

Abstract: 반도체 소자를 분리시키기 위한 트렌치 구조에 있어서, 트렌치 입구와 인접한 반도체 기판의 활성 영역에 제1불순물층, 트렌치 저면 하부에 제2불순물층이 형성된 분리 구조에 대하여 개재되었다. 이는 통상의 방법에 의하여 트렌치를 형성시키고, 상기 트렌치의 내측벽 및 저면에 절연막을 형성시킨 후상기 절연막 상의 소정 부위에 스페이서를 형성시키고 이를 마스크로 하여 불순물을 도핑시켜 제1불순물층과 제2불순물층을 형성시킨 후, 상기 트렌치 내부에 제2절연막을 형성시킴으로 상기의 트렌치 구조가 형성된다. 상기에 의한 반도체 소자의 분리는 종래의 소자 분리가 갖는 문제점을 해결, 즉 트렌치의 내측벽과 소자 활성 영역의 반도체 기판 상부면에 의하여 형성된 경계부의 소정 영역에 제1불순물층을, 상기 트렌치 저면 하부의 소정 영역에 제2불순물층을 구비시켜, 소자 분리에서 발생되는 누설 전류의 발생을 방지시킴으로써 반도체 소자의 전기적 특성이 향상된다.

公开(公告)号：KR100881621B1

公开(公告)日：2009-02-04

申请号：KR1020070003836

申请日：2007-01-12

Applicant: 삼성전자주식회사

Inventor： 원석준 ,  강호규

IPC: H01L21/28 ,  B82Y40/00

CPC classification number: H01L23/53238 ,  H01L21/76843 ,  H01L21/76846 ,  H01L21/76849 ,  H01L21/76852 ,  H01L21/76879 ,  H01L21/76885 ,  H01L23/53276 ,  H01L2221/1078 ,  H01L2221/1094 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 탄소나노물질을 갖는 반도체 장치가 제공된다. 상기 반도체 장치는 기판, 상기 기판 상에 트렌치를 갖는 제 1 층간 절연막, 상기 트렌치의 하부에 제공된 하부 도전패턴, 상기 트렌치의 상부에 제공된 촉매 금속층, 상기 제 1 층간 절연막 상에 상기 촉매 금속층을 노출하는 개구부를 갖는 제 2 층간 절연막, 및 상기 개구부에 제공되고 상기 촉매 금속층으로부터 성장된 탄소나노물질을 포함한다.
탄소나노튜브, 콘택, 비아, 구리, 장벽층

公开(公告)号：KR1020080066410A

公开(公告)日：2008-07-16

申请号：KR1020070003836

申请日：2007-01-12

Applicant: 삼성전자주식회사

Inventor： 원석준 ,  강호규

IPC: H01L21/28 ,  B82Y40/00

CPC classification number: H01L23/53238 ,  H01L21/76843 ,  H01L21/76846 ,  H01L21/76849 ,  H01L21/76852 ,  H01L21/76879 ,  H01L21/76885 ,  H01L23/53276 ,  H01L2221/1078 ,  H01L2221/1094 ,  H01L2924/0002 ,  H01L2924/00

Abstract: A semiconductor device and a forming method thereof are provided to improve current characteristics by growing vertically and uniformly a carbon nano-material. A first interlayer dielectric(110) having a trench is formed on a substrate(100). A lower conductive pattern(120) is provided within the trench. A catalytic metal layer(134) is provided on the lower conductive pattern within the trench. A second interlayer dielectric(140) is formed on the first interlayer dielectric. The second interlayer dielectric includes an opening for exposing the catalytic metal layer. A carbon nano-material is provided in the opening and is grown from the catalytic metal layer. The lower conductive pattern includes copper. A first barrier layer(122) is formed between the lower conductive pattern and the catalytic metal layer in order to prevent the migration of the copper.

Abstract translation: 提供半导体器件及其形成方法，以通过垂直和均匀地生长碳纳米材料来改善电流特性。 在衬底（100）上形成具有沟槽的第一层间电介质（110）。 在沟槽内提供下导电图案（120）。 催化金属层（134）设置在沟槽内的下导电图案上。 在第一层间电介质上形成第二层间电介质（140）。 第二层间电介质包括用于暴露催化金属层的开口。 在开口中提供碳纳米材料，并从催化金属层生长。 下导电图案包括铜。 为了防止铜的迁移，在下导电图案和催化金属层之间形成第一阻挡层（122）。

公开(公告)号：KR100456697B1

公开(公告)日：2004-11-10

申请号：KR1020020044986

申请日：2002-07-30

Applicant: 삼성전자주식회사

Inventor： 김홍기 ,  강호규 ,  박문한 ,  윤명근 ,  원석준 ,  정용국 ,  김경훈

IPC: H01L27/02

CPC classification number: H01L27/10852 ,  H01L27/10811 ,  H01L27/10888 ,  H01L27/10894 ,  H01L27/10897 ,  H01L28/55 ,  H01L28/60 ,  H01L28/75

Abstract: A capacitor includes an upper electrode formed by physical vapor deposition and chemical vapor deposition. The upper electrode of the capacitor may include a first upper electrode formed by chemical vapor deposition and a second upper electrode formed by physical vapor deposition. Alternatively, the upper electrode may include a first upper electrode formed by physical vapor deposition and a second upper electrode formed by chemical vapor deposition. The upper electrode of the capacitor is formed through two steps using chemical vapor deposition and physical vapor deposition. Therefore, the upper electrode can be thick and rapidly formed, whereby electrical characteristics of the upper electrode are not deteriorated.

Abstract translation: 电容器包括通过物理气相沉积和化学气相沉积形成的上电极。 电容器的上电极可以包括通过化学气相沉积形成的第一上电极和通过物理气相沉积形成的第二上电极。 或者，上电极可以包括通过物理气相沉积形成的第一上电极和通过化学气相沉积形成的第二上电极。 电容器的上电极通过使用化学气相沉积和物理气相沉积的两个步骤形成。 因此，上电极可以很厚且迅速形成，由此上电极的电特性不会劣化。

公开(公告)号：KR100423896B1

公开(公告)日：2004-03-22

申请号：KR1020010052394

申请日：2001-08-29

Applicant: 삼성전자주식회사

Inventor： 송승헌 ,  김우식 ,  강호규

IPC: H01L27/10

CPC classification number: G11C16/0433 ,  H01L27/115 ,  H01L27/11521 ,  H01L29/788 ,  Y10S257/904

Abstract: A Scalable Two-Transistor Memory (STTM) cell array having a 4F unit cell area, where F is the minimum feature size. The data lines and the bit lines alternate and are adjacent to each other along the Y-axis direction, and the word lines are laid out along the X-axis direction. Each STTM cell consists of a floating gate MOS sensing transistor at the surface of a semiconductor substrate, with a vertical double sidewall gate multiple tunnel junction barrier programming MOS transistor on top of the sensing transistor. A data line connects all source regions of the programming transistors and a bit line connects all the source/drain regions of the sensing transistors in a column direction. A word line connects all double sidewall gate regions of programming transistors in a row direction. This invention also deals with a column addressing circuit as well as the driving method for the circuit.

Abstract translation: 具有4F 2单元单元面积的可扩展双晶体管存储器（STTM）单元阵列，其中F是最小特征尺寸。 数据线和位线沿着Y轴方向交替并且彼此相邻，并且字线沿着X轴方向布置。 每个STTM单元由半导体衬底表面上的浮栅MOS感测晶体管组成，在感测晶体管顶部具有垂直双侧壁栅多隧道结势垒编程MOS晶体管。 数据线连接编程晶体管的所有源极区域，并且位线沿列方向连接感测晶体管的所有源极/漏极区域。 字线在行方向上连接编程晶体管的所有双侧壁栅极区域。 本发明还涉及一种列寻址电路以及该电路的驱动方法。