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公开(公告)号：KR100816751B1
公开(公告)日：2008-03-25
申请号：KR1020060086360
申请日：2006-09-07
Applicant: 삼성전자주식회사
IPC: H01L21/8247 , H01L27/115
CPC classification number: H01L27/115 , H01L27/11521 , H01L27/11568
Abstract: 이 방법은 반도체 기판에 제 1 절연막을 형성하고, 소자분리막을 형성하여 활성영역을 한정하는 것을 포함한다. 상기 소자분리막은 반도체 기판면으로부터 돌출된 측벽을 가지도록 형성할 수 있고, 상기 활성영역 상에는 상기 제 1 절연막이 덮인다. 셀 어레이 영역 또는 저전압 영역의 활성영역 가장자리가 활성영역의 중앙보다 얇아지는 것을 막을 수 있다.
게이트절연막, 문턱전압, 산포-
公开(公告)号：KR100660548B1
公开(公告)日：2006-12-22
申请号：KR1020050018796
申请日：2005-03-07
Applicant: 삼성전자주식회사
IPC: H01L27/115
Abstract: 비휘발성 메모리 소자 및 그 형성 방법을 제공한다. 이 소자는 부유 게이트의 상부면이 이중으로 굴곡진 것을 특징으로 한다. 이로써 부유 게이트가 제어게이트와 중첩되는 면적이 매우 넓어져 커플링비가 증대된다. 따라서 부유 게이트의 높이를 낮출지라도, 상기 굴곡에 의해 면적이 넓어지므로, 증가된 커플링비에 의해 프로그램 효율이 증가된다. 또한 상기 부유 게이트의 일 측벽이 상기 소자분리막의 일 측벽과 정렬되므로 오정렬이 발생하지 않아 기판의 손상이 없으며 이로써 반도체 소자의 신뢰도를 향상시킬 수 있다.
비휘발성 메모리 소자.-
公开(公告)号：KR1020060087026A
公开(公告)日：2006-08-02
申请号：KR1020050007706
申请日：2005-01-27
Applicant: 삼성전자주식회사
IPC: H01L27/04
CPC classification number: H01L27/0802 , H01L27/0629 , H01L29/8605
Abstract: 저항소자를 가지는 반도체 집적회로를 제공한다. 이 집적회로는 정온도계수(PTC;Positive Temperature Coefficeint)를 가지는 요소와 부온도계수(NTC;Negative Temperature Coefficient)를 가지는 요소가 직렬로 연결되어 온도계수가 상쇄된 저항소자를 가진다. 정온도계수를 가지는 확산저항과 부온도계수를 가지는 접촉저항이 직렬로 연결되어 온도계수가 상쇄되어 온도에 따른 저항값의 변화가 적은 저항소자를 제조할 수 있다.
온도계수, 확산저항, 접촉저항-
公开(公告)号：KR1020060002236A
公开(公告)日：2006-01-09
申请号：KR1020040051182
申请日：2004-07-01
Applicant: 삼성전자주식회사
IPC: H01L21/8247
Abstract: 자기정렬 공정을 이용하는 플래쉬 기억 소자의 형성 방법을 제공한다. 소자분리막의 상부 측벽을 버퍼 산화막에 비하여 식각율이 빠른 절연 패턴으로 형성한다. 이로써, 버퍼 산화막을 제거하는 동안 소자분리막의 상부측벽이 더 빨리 식각되어 예비 플로팅 게이트가 형성되는 그루브의 폭이 활성영역의 폭에 비하여 넓게 형성된다. 그 결과, 예비 플로팅 게이트와 소자분리막간 중첩 면적이 증가한다.
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Patent Agency Ranking
公开(公告)号：KR100487552B1
公开(公告)日：2005-05-03
申请号：KR1020020084866
申请日：2002-12-27
Applicant: 삼성전자주식회사
IPC: H01L27/115
Abstract: 셀 영역 트랜지스터의 플로팅 게이트가 하부 플로팅 게이트와 하부 플로팅 게이트 위에 형성된 콘택 홀의 측벽 스페이서로 이루어진 상부 플로팅 게이트가 접속되어 이루어지고, 콘트롤 게이트는 상기 콘택 홀을 채우되 상기 상부 플로팅 게이트 위에 적층된 유전막에 의해 플로팅 게이트와 절연됨을 특징으로 하는 플래시 메모리 장치와 함께 하부 플로팅 게이트막을 패터닝하여 하부 플로팅 게이트를 형성하는 단계, 하부 플로팅 게이트 위로 층간 절연막을 적층하는 단계, 층간 절연막을 패터닝하여 하부 플로팅 게이트가 노출되는 콘택 홀을 형성하는 단계, 콘택 홀이 형성된 기판에 도전막을 상기 콘택 홀이 채워지지 않을 정도의 두께로 적층하는 단계, 전면 이방성 식각을 통해 상기 콘택 홀 측벽에 스페이서를 형성하는 단계, 스페이서가 형성된 � �판에 유전막을 적층하고 콘트롤 게이트용 도전막을 적층하여 상기 콘택 홀을 채우는 단계, 패터닝을 통해 콘트롤 게이트용 도전막과 유전막을 식각하여 워드 라인을 형성하는 단계를 구비하여 이루어지는 플래시 메모리 장치 형성 방법이 개시된다.
본 발명에 따르면, 콘택홀의 깊이를 조절하여 콘트롤 게이트와 플로팅 게이트 사이의 대향 면적을 늘릴 수 있으므로 결합비를 높일 수 있다.-
公开(公告)号：KR1020040080019A
公开(公告)日：2004-09-18
申请号：KR1020030014853
申请日：2003-03-10
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L27/115 , H01L27/11521 , H01L27/11524 , H01L27/11526 , H01L27/11534 , H01L29/42328
Abstract: PURPOSE: An EEPROM having a selective transistor and a fabricating method thereof are provided to connect electrically a lower gate pattern to an upper gate pattern by removing partially a gate interlayer dielectric from a selective line. CONSTITUTION: A cell gate pattern and a selective gate pattern are formed on a semiconductor substrate. The cell gate pattern is formed by laminating a tunnel oxide layer, a floating gate(60f), the first gate interlayer dielectric(62a), and a control gate electrode(68a) on the semiconductor substrate. The selective gate pattern is formed by laminating a gate oxide layer, a lower gate pattern(60b), the second gate interlayer dielectric(62a), and an upper gate pattern(68b). The width of the second gate interlayer dielectric is narrower than the width of the selective gate pattern and is partially inserted between the upper gate pattern and the lower gate pattern.
Abstract translation: 目的：提供具有选择晶体管及其制造方法的EEPROM，通过从选择线上部分去除栅极层间电介质，将下栅极图案与上栅极图案电连接。 构成：在半导体衬底上形成单元栅极图案和选择栅极图案。 电池栅极图案是通过在半导体衬底上层叠隧道氧化物层，浮置栅极（60f），第一栅极层间电介质（62a）和控制栅电极（68a）而形成的。 选择栅极图案通过层叠栅极氧化物层，下部栅极图案（60b），第二栅极层间电介质（62a）和上部栅极图案（68b）而形成。 第二栅极层间电介质的宽度比选择栅极图案的宽度窄，并且部分地插入在上栅极图案和下栅极图案之间。
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公开(公告)号：KR1020040079509A
公开(公告)日：2004-09-16
申请号：KR1020030014385
申请日：2003-03-07
Applicant: 삼성전자주식회사
IPC: H01L21/70
CPC classification number: H01L27/11524 , H01G4/228 , H01G4/33 , H01L27/0629 , H01L27/0802 , H01L27/115 , H01L27/11521 , H01L28/24
Abstract: PURPOSE: A semiconductor device having a resistor device and a fabricating method thereof are provided to stabilize contact resistance characteristic between a plug wiring and the second conductive pattern by connecting a plug wiring to the second conductive pattern. CONSTITUTION: The first conductive layer and the second conductive layer are formed on a semiconductor substrate(100). The second conductive pattern(140) is formed by patterning the second conductive layer. A mask pattern for covering a predetermined region of the first conductive layer is formed on the semiconductor substrate including the second conductive pattern. The first conductive pattern(125) is formed by etching the first conductive layer. A plug wiring is formed to be connected to the second conductive pattern.
Abstract translation: 目的：提供一种具有电阻器件及其制造方法的半导体器件，通过将插头布线连接到第二导电图案来稳定插头布线和第二导电图案之间的接触电阻特性。 构成：第一导电层和第二导电层形成在半导体衬底（100）上。 第二导电图案（140）通过图案化第二导电层而形成。 在包括第二导电图案的半导体衬底上形成用于覆盖第一导电层的预定区域的掩模图案。 通过蚀刻第一导电层形成第一导电图案（125）。 形成插头布线以连接到第二导电图案。
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公开(公告)号：KR1020040046881A
公开(公告)日：2004-06-05
申请号：KR1020020074921
申请日：2002-11-28
Applicant: 삼성전자주식회사
IPC: H01L21/8247
Abstract: PURPOSE: A flash memory cell with a low-resistance control gate electrode is provided to prevent a semiconductor substrate from being contaminated by metal atoms by making a metal control gate electrode fully surrounded by an inner gate spacer and a capping insulation layer pattern. CONSTITUTION: A tunnel oxide layer(53) is formed on a semiconductor substrate(51). A gate pattern in which a floating gate(55a), a gate interlayer dielectric, a non-metallic control gate electrode, a metal control gate electrode and a capping insulation layer pattern(65a) are sequentially stacked is formed on a predetermined region of the tunnel oxide layer. The sidewall of the gate pattern is covered with an outer gate spacer(75). The inner gate spacer(69) is interposed between the outer gate spacer and at least the metal control gate electrode.
Abstract translation: 目的：提供具有低电阻控制栅电极的闪速存储单元，以通过使金属控制栅电极完全被内栅间隔件和封盖绝缘层图案包围来防止半导体衬底被金属原子污染。 构成：在半导体衬底（51）上形成隧道氧化物层（53）。 其中顺序堆叠浮置栅极（55a），栅极层间电介质，非金属控制栅电极，金属控制栅电极和封盖绝缘层图案（65a）的栅极图案形成在 隧道氧化层。 栅极图案的侧壁被外部栅极间隔物（75）覆盖。 内部栅极间隔物（69）插入在外部栅极间隔物和至少金属控制栅电极之间。
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公开(公告)号：KR1020030070967A
公开(公告)日：2003-09-03
申请号：KR1020020010442
申请日：2002-02-27
Applicant: 삼성전자주식회사
IPC: H01L21/8247
Abstract: PURPOSE: A method for fabricating a non-volatile memory(NVM) device is provided to prevent gate layers on a stack type gate structure from being damaged by forming the first spacer so that an oxide layer is prevented from changing through a gate oxidation process. CONSTITUTION: The first oxide layer(12), the first conductive layer(14), an interlayer dielectric and the second conductive layer(18) are sequentially formed on a semiconductor substrate(10) and are etched through a photolithography process to form a stack type gate structure having a floating gate and a control gate. The sidewall of the stack type gate electrode and the first spacer(30) for protecting the stack type gate structure are formed. The first insulation layer and the second insulation layer for decreasing stress are sequentially formed on the first spacer and the control gate through an oxidation process that recovers the oxide layer damaged in forming the stack type gate structure and prevents the floating gate and the control gate from being short-circuited. The second spacer(36) is formed on the side surface of the stack type gate structure including the second insulation layer to form a lightly-doped-drain(LDD) structure.
Abstract translation: 目的：提供一种用于制造非易失性存储器（NVM）器件的方法，以防止堆叠型栅极结构上的栅极层通过形成第一间隔物而被损坏，以防止通过栅极氧化工艺改变氧化物层。 构成：在半导体衬底（10）上依次形成第一氧化物层（12），第一导电层（14），层间电介质和第二导电层（18），并通过光刻工艺蚀刻以形成堆叠 型栅极结构，具有浮置栅极和控制栅极。 形成叠层型栅电极的侧壁和用于保护堆叠型栅极结构的第一间隔物（30）。 用于减小应力的第一绝缘层和第二绝缘层通过氧化工艺在第一间隔物和控制栅上顺序地形成，该氧化工艺回收在形成堆叠型栅极结构时损坏的氧化层，并防止浮栅和控制栅极 短路。 第二间隔物（36）形成在包括第二绝缘层的堆叠型栅极结构的侧表面上，以形成轻掺杂漏极（LDD）结构。
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