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公开(公告)号：KR1020170091833A
公开(公告)日：2017-08-10
申请号：KR1020160012411
申请日：2016-02-01
Applicant: 삼성전자주식회사
IPC: H01L21/768 , H01L21/3213 , H01L21/762 , H01L21/02 , H01L27/115
CPC classification number: H01L27/11529 , H01L21/0337 , H01L21/32139 , H01L27/11573
Abstract: 본발명은반도체소자및 이의제조방법에관한것으로, 보다상세하게는, 기판상에, 라인부및 이에연결된패드부를포함하는제1 도전패턴; 상기기판상에, 순차적으로적층된게이트유전패턴및 제2 도전패턴; 및상기제1 및제2 도전패턴들상의캐핑막을포함한다. 상기기판의상부에, 상기제2 도전패턴의일 측에인접하는제1 트렌치가정의되고, 상기캐핑막은상기제1 트렌치의적어도일부를채운다.
Abstract translation: 本发明包括一个第一导电图案包括涉及半导体器件的制造和它们的方法，并且更具体地，涉及一种基板，所述线部分与所述焊盘部分连接到其上; 依次堆叠在所述衬底上的栅极电介质图案和第二导电图案; 以及第一和第二导电图案上的覆盖膜。 在衬底的顶部，并且所述第一沟槽家邻近于所述第二导电图案的一侧，并充满至少所述第一沟槽的覆盖膜的至少一部分。
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公开(公告)号：KR1020040058560A
公开(公告)日：2004-07-05
申请号：KR1020020084866
申请日：2002-12-27
Applicant: 삼성전자주식회사
IPC: H01L27/115
Abstract: PURPOSE: A flash memory device and a forming method thereof are provided to increase the coupling ratio between a floating gate and a control gate by controlling the depth of a contact hole. CONSTITUTION: A flash memory device includes a plurality of word lines(85). The word line includes a lower floating gate(87) and an upper floating gate(93) on the lower floating gate in a contact hole. The contact hole is formed through an interlayer dielectric(89). The upper floating gate is formed like a sidewall spacer. The word line further includes a control gate(97) for completely filling the contact hole and a dielectric layer(95) on the lower and upper floating gate for isolating the control gate from the lower and upper floating gate.
Abstract translation: 目的：提供闪速存储器件及其形成方法，以通过控制接触孔的深度来增加浮动栅极和控制栅极之间的耦合比。 构成：闪存器件包括多个字线（85）。 字线包括在接触孔中的下浮动栅极上的下浮动栅极（87）和上浮置栅极（93）。 接触孔通过层间电介质（89）形成。 上部浮动栅极形成为侧壁间隔物。 字线还包括用于完全填充接触孔的控制栅极（97）和用于将控制栅极与下部和上部浮动栅极隔离的下部和上部浮动栅极上的介电层（95）。
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公开(公告)号：KR1020140110388A
公开(公告)日：2014-09-17
申请号：KR1020130024622
申请日：2013-03-07
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L27/11521 , H01L23/528 , H01L23/53209 , H01L27/11519 , H01L27/11524 , H01L27/11548 , H01L29/42324 , H01L29/4933 , H01L29/513 , H01L29/7883 , H01L2924/0002 , H01L21/28141 , H01L21/28273 , H01L21/31144 , H01L21/3213 , H01L2924/00
Abstract: The present invention relates to a method of manufacturing a semiconductor device and a semiconductor device manufactured by the same. The method is to form the patterns of a fine pitch which overcomes the limit of an exposure process through a photolithography process and two spacer processes. Also, a line part and a pad part are simultaneously defined by the one-time photolithography process, thereby having no need to perform a separate photolithography process for forming the pad part only. Therefore, mask misalignment or bridge problems can be solved.
Abstract translation: 本发明涉及一种制造半导体器件的方法及其制造的半导体器件。 该方法是形成精细间距的图案，其克服了通过光刻工艺和两个间隔物工艺的曝光过程的极限。 此外，通过一次光刻工艺同时限定线部分和焊盘部分，从而不需要仅进行用于形成焊盘部分的单独的光刻工艺。 因此，可以解决掩模未对准或桥接问题。
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公开(公告)号：KR1020110113418A
公开(公告)日：2011-10-17
申请号：KR1020100032801
申请日：2010-04-09
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L27/108
CPC classification number: H01L27/11548 , H01L27/11519 , H01L27/11529 , H01L27/10882
Abstract: 본 발명은 반도체 장치 및 그 제조 방법을 제공한다. 이 장치는, 셀 어레이 영역의 측면과 상부에 각각 배치되는 수소 차단 패턴들을 포함함으로써, 수소가 셀 어레이 영역 안으로 확산되는 것을 방지할 수 있다. 이로써, 수소가 터널 절연막 등 내에 트랩되지 않아 반도체 장치의 신뢰성을 향상시킬 수 있다. 또한 본 발명의 반도체 장치의 제조 방법에서는 셀 어레이 콘택 플러그를 형성할 때 측면 수소 차단 패턴과 상부 수소 차단 패턴을 동시에 만들기 때문에, 수소 차단 패턴의 형성을 위한 별도의 추가 공정을 필요로 하지 않아 공정을 단순화시킬 수 있다.
Abstract translation: 本发明提供了一种半导体器件及其制造方法。 该器件可以通过分别包括设置在单元阵列区域的侧面和顶部的氢阻挡图案来防止氢扩散到单元阵列区域中。 由此，氢不被捕获在隧道绝缘膜等中，从而可以提高半导体器件的可靠性。 此外，在本发明的制造半导体器件的方法中，由于在形成单元阵列接触插塞时同时形成侧面氢阻挡图案和上层氢阻挡图案，因此不需要用于形成氢阻挡图案的单独附加工艺。 可以简化。
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公开(公告)号：KR100487552B1
公开(公告)日：2005-05-03
申请号：KR1020020084866
申请日：2002-12-27
Applicant: 삼성전자주식회사
IPC: H01L27/115
Abstract: 셀 영역 트랜지스터의 플로팅 게이트가 하부 플로팅 게이트와 하부 플로팅 게이트 위에 형성된 콘택 홀의 측벽 스페이서로 이루어진 상부 플로팅 게이트가 접속되어 이루어지고, 콘트롤 게이트는 상기 콘택 홀을 채우되 상기 상부 플로팅 게이트 위에 적층된 유전막에 의해 플로팅 게이트와 절연됨을 특징으로 하는 플래시 메모리 장치와 함께 하부 플로팅 게이트막을 패터닝하여 하부 플로팅 게이트를 형성하는 단계, 하부 플로팅 게이트 위로 층간 절연막을 적층하는 단계, 층간 절연막을 패터닝하여 하부 플로팅 게이트가 노출되는 콘택 홀을 형성하는 단계, 콘택 홀이 형성된 기판에 도전막을 상기 콘택 홀이 채워지지 않을 정도의 두께로 적층하는 단계, 전면 이방성 식각을 통해 상기 콘택 홀 측벽에 스페이서를 형성하는 단계, 스페이서가 형성된 � �판에 유전막을 적층하고 콘트롤 게이트용 도전막을 적층하여 상기 콘택 홀을 채우는 단계, 패터닝을 통해 콘트롤 게이트용 도전막과 유전막을 식각하여 워드 라인을 형성하는 단계를 구비하여 이루어지는 플래시 메모리 장치 형성 방법이 개시된다.
본 발명에 따르면, 콘택홀의 깊이를 조절하여 콘트롤 게이트와 플로팅 게이트 사이의 대향 면적을 늘릴 수 있으므로 결합비를 높일 수 있다.-
Patent Agency Ranking
公开(公告)号：KR1020040046881A
公开(公告)日：2004-06-05
申请号：KR1020020074921
申请日：2002-11-28
Applicant: 삼성전자주식회사
IPC: H01L21/8247
Abstract: PURPOSE: A flash memory cell with a low-resistance control gate electrode is provided to prevent a semiconductor substrate from being contaminated by metal atoms by making a metal control gate electrode fully surrounded by an inner gate spacer and a capping insulation layer pattern. CONSTITUTION: A tunnel oxide layer(53) is formed on a semiconductor substrate(51). A gate pattern in which a floating gate(55a), a gate interlayer dielectric, a non-metallic control gate electrode, a metal control gate electrode and a capping insulation layer pattern(65a) are sequentially stacked is formed on a predetermined region of the tunnel oxide layer. The sidewall of the gate pattern is covered with an outer gate spacer(75). The inner gate spacer(69) is interposed between the outer gate spacer and at least the metal control gate electrode.
Abstract translation: 目的：提供具有低电阻控制栅电极的闪速存储单元，以通过使金属控制栅电极完全被内栅间隔件和封盖绝缘层图案包围来防止半导体衬底被金属原子污染。 构成：在半导体衬底（51）上形成隧道氧化物层（53）。 其中顺序堆叠浮置栅极（55a），栅极层间电介质，非金属控制栅电极，金属控制栅电极和封盖绝缘层图案（65a）的栅极图案形成在 隧道氧化层。 栅极图案的侧壁被外部栅极间隔物（75）覆盖。 内部栅极间隔物（69）插入在外部栅极间隔物和至少金属控制栅电极之间。
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公开(公告)号：KR1020020005853A
公开(公告)日：2002-01-18
申请号：KR1020000039322
申请日：2000-07-10
Applicant: 삼성전자주식회사
IPC: H01L21/82
Abstract: PURPOSE: A method for fabricating a semiconductor IC is provided to cut correctly a metal fuse by preventing formation of a spacer on a side of the metal fuse. CONSTITUTION: An interlayer dielectric(12) is deposited on a semiconductor substrate(10). A metal line is formed on the interlayer dielectric(12). The first protective layer(26b) is deposited on the interlayer dielectric(12). The metal line has a multi-layer structure formed with a lower Ti layer or a lower Ti/TiN layer(14), an aluminium layer, and an upper TiN layer. The first protective layer(26b) is formed with a silicon nitride layer(22b) and an oxide layer(24b). The first nitride layer(26b) is flattened by performing a CMP(Chemical Mechanical Polishing) process. A photo-resist pattern is formed thereon. The first protective layer(26b), the upper TiN layer, and the aluminium layer are removed by performing a dry etch process. The photo-resist pattern is removed. The second protective layer(30) is formed thereon.
Abstract translation: 目的：提供一种用于制造半导体IC的方法，通过防止在金属保险丝的一侧上形成间隔物，正确地切割金属熔断器。 构成：层间电介质（12）沉积在半导体衬底（10）上。 在层间电介质（12）上形成金属线。 第一保护层（26b）沉积在层间电介质（12）上。 金属线具有由下Ti层或下Ti / TiN层（14），铝层和上TiN层形成的多层结构。 第一保护层（26b）由氮化硅层（22b）和氧化物层（24b）形成。 通过进行CMP（化学机械抛光）工艺使第一氮化物层（26b）变平。 在其上形成光刻胶图案。 通过进行干法蚀刻工艺去除第一保护层（26b），上TiN层和铝层。 去除光刻胶图案。 第二保护层（30）形成在其上。
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公开(公告)号：KR101660491B1
公开(公告)日：2016-09-27
申请号：KR1020100032801
申请日：2010-04-09
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L27/108
CPC classification number: H01L27/11548 , H01L27/11519 , H01L27/11529
Abstract: 본발명은반도체장치및 그제조방법을제공한다. 이장치는, 셀어레이영역의측면과상부에각각배치되는수소차단패턴들을포함함으로써, 수소가셀 어레이영역안으로확산되는것을방지할수 있다. 이로써, 수소가터널절연막등 내에트랩되지않아반도체장치의신뢰성을향상시킬수 있다. 또한본 발명의반도체장치의제조방법에서는셀 어레이콘택플러그를형성할때 측면수소차단패턴과상부수소차단패턴을동시에만들기때문에, 수소차단패턴의형성을위한별도의추가공정을필요로하지않아공정을단순화시킬수 있다.
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公开(公告)号：KR100825770B1
公开(公告)日：2008-04-29
申请号：KR1020020048709
申请日：2002-08-17
Applicant: 삼성전자주식회사
IPC: H01L27/115
Abstract: 낸드형 플래시 메모리 소자(NAND type flash memory device)에서의 자기 정렬된 공통 소스 라인(self aligned common source line) 제조 방법을 제공한다. 본 발명의 일 관점에 의한 제조 방법은, 반도체 기판 상에 게이트 라인(gate line)을 사진 식각 과정으로 형성할 때 확장된 패턴을 게이트 라인과 함께 형성하고, 확장된 패턴을 패터닝하여 상기 반도체 기판의 확장된 패턴 사이 부분을 노출하는 오프닝(opening)을 형성하고 확장된 패턴을 분리하여 이웃하는 두 개의 그라운드 선택 라인(ground select line)을 형성하고, 오프닝의 내벽을 덮는 스페이서(spacer)를 형성하고, 스페이서에 의해서 그라운드 선택 라인과 전기적으로 분리되며 오프닝을 채우는 공통 소스 라인을 형성한다. 이때, 확장된 패턴은 이웃하는 두 개의 그라운드 선택 라인의 폭과 그 사이에 배치되는 공통 소스 라인의 폭을 적어도 포함하는 폭으로 형성된다.
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公开(公告)号：KR100568514B1
公开(公告)日：2006-04-07
申请号：KR1020030096767
申请日：2003-12-24
Applicant: 삼성전자주식회사
IPC: H01L21/82
CPC classification number: H01L27/11521 , H01L23/5258 , H01L27/115 , H01L2924/0002 , H01L2924/00
Abstract: 필드 영역들 상부에 위치하는 퓨즈를 갖는 비휘발성 메모리소자 및 그것을 제조하는 방법이 개시된다. 상기 비휘발성 메모리소자는 퓨즈창 영역(fuse window region)을 갖는 반도체기판을 포함한다. 적어도 하나의 퓨즈가 상기 퓨즈창 영역 상부를 가로지른다. 한편, 필드 영역들(field regions)이 상기 퓨즈창 영역의 외부에 한정되어 위치한다. 상기 필드 영역들은 상기 적어도 하나의 퓨즈의 단부들의 하부에 위치한다. 이에 더하여, 소자분리막이 상기 필드 영역들을 격리시킨다. 상기 퓨즈와 상기 필드 영역들 사이에 퓨즈절연막이 개재된다. 이에 따라, 상기 퓨즈에 인접하는 활성영역들의 연마 손상을 방지하면서, 상기 필드 영역들의 피팅을 방지할 수 있다.
퓨즈(fuse), 필드 영역(field region), 화학기계적 연마(chemical mechanical polishing), 컨트롤 게이트(control gate)
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