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公开(公告)号：KR1020170069893A
公开(公告)日：2017-06-21
申请号：KR1020160055772
申请日：2016-05-04
Applicant: 삼성전자주식회사
Inventor： 정석우
Abstract: 본발명의가변저항메모리소자는제1 전극층; 상기제1 전극층상부에위치하면서가변저항층을포함하는가변저항패턴구조물; 상기가변저항패턴구조물의양측벽에형성되고불순물농도가서로다른영역들로구성된캡핑층; 및상기캡핑층상에형성된제2 전극층을포함한다.
Abstract translation: 本发明的可变电阻存储器件包括：第一电极层; 位于所述第一电极层上方且包括可变电阻层的可变电阻图案结构; 形成在可变电阻图案结构的两个侧壁上并由具有不同杂质浓度的区域构成的覆盖层; 并且在覆盖层上形成第二电极层。
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公开(公告)号：KR101583517B1
公开(公告)日：2016-01-20
申请号：KR1020080117868
申请日：2008-11-26
Applicant: 삼성전자주식회사
IPC: H01L21/027
Abstract: 1차원나노구조물배열방법에서, 일정한패턴을갖는몰드를복수개의 1차원나노구조물들이형성된제1 기판상으로제1 기판에평행한방향을따라이동시켜, 1차원나노구조물들을몰드상에접착시킨다. 몰드를제2 기판상에접촉시킴으로써, 몰드상에접착된 1차원나노구조물들을제2 기판상으로전사시킨다. 이에따라, 간단하고효율적으로 1차원나노구조물들을제2 기판상에원하는방향으로배열하거나혹은미리디자인된패턴대로배열할수 있다.
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Patent Agency Ranking
公开(公告)号：KR1020120054885A
公开(公告)日：2012-05-31
申请号：KR1020100116251
申请日：2010-11-22
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L45/04 , H01L27/2409 , H01L45/1233 , H01L45/143 , H01L45/144 , H01L45/146 , H01L45/1691
Abstract: PURPOSE: A nonvolatile memory device is provided to maximize current drive performance of a lower electrode by providing a nitride spacer and a conductive spacer for covering a sidewall of the lower electrode. CONSTITUTION: A lower electrode includes an upper part(43N) and a lower part(43) on a substrate. A conductive spacer(35) is formed on a lower sidewall of the lower electrode. A nitride spacer(35N) is formed on an upper sidewall of the lower electrode and the upper surface of the conductive spacer. A resistance change part(55) is formed on the upper part of the lower electrode and the nitride spacer. The upper part of the lower electrode includes nitrogen.
Abstract translation: 目的：提供非易失性存储器件，以通过提供用于覆盖下电极的侧壁的氮化物间隔物和导电间隔物来最大化下电极的电流驱动性能。 构成：下电极在基板上包括上部（43N）和下部（43）。 导电间隔物（35）形成在下电极的下侧壁上。 氮化物间隔物（35N）形成在下电极的上侧壁和导电间隔物的上表面上。 电阻变化部（55）形成在下部电极和氮化物间隔物的上部。 下电极的上部包括氮。
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公开(公告)号：KR1020100053795A
公开(公告)日：2010-05-24
申请号：KR1020080112595
申请日：2008-11-13
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247 , B82Y10/00
CPC classification number: H01L21/28273 , B82Y10/00 , H01L21/31144 , H01L21/3213 , H01L21/76224 , Y10S977/762
Abstract: PURPOSE: A method for manufacturing a memory unit is provided to arrange precisely integrated nano-wires on a substrate using guide patterns of a micro-structure as a molding layer. CONSTITUTION: A first electrode layer is formed on an acceptor substrate(100). A micro-structure includes first guide patterns and a second guide patterns on the first electrode layer. First nano-wires(204) are formed on a donor substrate. The first nano-wires are attached on the upper side of the first electrode layer and the second guide patterns. A part of the first electrode layer is removed in order to form first electrodes(120) on the lower side of the first nano-wires. An insulation layer for filling space between the first electrodes and the first nano-wires is formed on the acceptor substrate. Second electrodes are formed on the first nano-wires and the insulation layer.
Abstract translation: 目的：提供一种用于制造存储单元的方法，以使用作为模制层的微结构的引导图案将精确集成的纳米线布置在基板上。 构成：在受主衬底（100）上形成第一电极层。 微结构包括第一引导图案和第一电极层上的第二引导图案。 在施主衬底上形成第一纳米线（204）。 第一纳米线附着在第一电极层和第二引导图案的上侧。 去除第一电极层的一部分以在第一纳米线的下侧形成第一电极（120）。 在受主基板上形成用于填充第一电极和第一纳米线之间的空间的绝缘层。 在第一纳米线和绝缘层上形成第二电极。
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公开(公告)号：KR100690910B1
公开(公告)日：2007-03-09
申请号：KR1020050050528
申请日：2005-06-13
Applicant: 삼성전자주식회사
IPC: H01L21/24
CPC classification number: H01L21/28518 , H01L21/324 , H01L29/665 , H01L29/6659 , H01L29/7833
Abstract: 샐리사이드 공정 및 이를 사용한 반도체 소자의 제조 방법을 제공한다. 샐리사이드 공정은 실리콘 영역을 구비하는 기판을 준비하는 단계, 상기 기판상에 금속막을 형성하는 단계 및 상기 금속막을 제 1 열처리하고, 상기 제 1 열처리 된 금속막을 인 시츄 방법으로 상기 제 1 열처리 온도보다 낮은 온도로 제 2 열처리하여 금속 실리사이드막을 형성하는 단계를 포함한다.
샐리사이드, 니켈, 실리사이드, 결함-
公开(公告)号：KR100605511B1
公开(公告)日：2006-07-28
申请号：KR1020040075658
申请日：2004-09-21
Applicant: 삼성전자주식회사
IPC: H01L21/336
CPC classification number: H01L21/28097 , H01L21/823835 , H01L29/4975 , H01L29/665 , H01L29/66545
Abstract: 반도체 장치 내 적어도 하나의 금속 게이트 패턴의 형성방법들을 제공한다. 이 형성방법들은 반도체 제조공정의 영향으로부터 트랜지스터의 문턱전압의 변화를 최소화시킬 수 있는 방안을 제시해준다. 이를 위해서, 반도체 기판의 활성영역을 가로질러서 달리는 적어도 하나의 정렬 패턴 및 그 패턴의 측벽들을 덮는 스페이서들을 차례로 형성하는 것을 포함한다. 상기 정렬 패턴은 도전막 패턴 및 정렬 캐핑막 패턴을 차례로 적층해서 형성한다. 상기 정렬 패턴 및 스페이서들을 덮는 매립 층간절연막을 형성한다. 상기 도전막 패턴을 노출시키도록 매립 층간절연막, 정렬 패턴 및 스페이서들에 평탄화 공정을 수행해서 스페이서 패턴들을 형성한다. 상기 스페이서 패턴들은 매립 층간절연막 및 도전막 패턴 사이에 개재되도록 형성한다. 상기 스페이서 패턴들 및 매립 층간절연막을 마스크로 사용해서 도전막 패턴의 일부분에 디스포저불(Disposable) 금속 실리사이드 막을 형성한다. 상기 디스포저불 금속 실리사이드 막을 반도체 기판으로부터 제거한다. 상기 스페이서 패턴들 및 매립 층간절연막을 마스크로 사용해서 도전막 패턴의 나머지 부분에 구속된(Confined) 금속 실리사이드 막을 연이어 형성한다. 상기 스페이서 패턴들 및 매립 층간절연막을 식각 버퍼막으로 사용해서 구속된 금속 실리사이드 막에 식각 공정을 수행하여 금속 게이트 패턴을 형성한다.
트랜지스터, 문턱전압, 정렬패턴, 스페이서 패턴, 층간절연막, 금속 실리사이드 막.Abstract translation: 提供了在半导体器件中形成至少一个金属栅极图案的方法。 这些形成方法提出了一种方法来最小化晶体管的阈值电压随半导体制造工艺的影响而变化。 为此，其包括形成至少一个横过半导体衬底的有源区域延伸的对准图案，并且间隔物依次覆盖图案的侧壁。 对准图案通过顺序地层压导电膜图案和对准盖膜图案而形成。 形成覆盖对准图案和隔离物的掩埋层间绝缘膜。 在掩埋层间绝缘膜，对准图案和间隔物上执行平坦化工艺以暴露导电膜图案以形成间隔物图案。 间隔物图案被形成为插入在埋入的层间绝缘膜和导电膜图案之间。 使用间隔物图案和层间绝缘膜作为掩模，在导电膜图案的一部分上形成一次性金属硅化物膜。 一次性硅化铋膜从半导体衬底上去除。 使用间隔物图案和层间绝缘膜作为掩模，在导电膜图案的剩余部分上连续形成约束金属硅化物膜。 使用间隔物图案和层间绝缘膜作为蚀刻缓冲膜来蚀刻金属硅化物膜以形成金属栅极图案。
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公开(公告)号：KR100603508B1
公开(公告)日：2006-07-20
申请号：KR1020040081986
申请日：2004-10-14
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: 박막 제조 방법 및 이를 이용한 반도체 장치의 제조 방법에 있어, 실리콘 기판 상에 제1 금속막을 형성한 후, 상기 제1 금속막 상에 제2 금속막을 형성한다. 이때, 상기 제1 금속막 중에서 상기 실리콘 기판의 표면에 면접하고 있는 제1 금속막은 상기 실리콘 기판과 반응하여 금속 실리사이드막으로 전환되고, 상기 제1 금속막 내에 함유된 불순물은 상기 제2 금속막으로 포집된다. 그리고, 상기 제2 금속막과 상기 금속 실리사이드막으로 전환되지 않은 제1 금속막을 제거하여 상기 실리콘 기판 상에 상기 금속 실리사이드막으로 이루어지는 오믹막을 형성한 후, 상기 오믹막을 포함하는 결과물 상에 금속 배선을 형성한다.
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