公开(公告)号：KR100532420B1

公开(公告)日：2005-11-30

申请号：KR1020030008011

申请日：2003-02-08

Applicant: 삼성전자주식회사

Inventor： 조민희 ,  정홍식

IPC: H01L27/108

Abstract: 디램 셀 커패시터 제조 방법을 개시한다. 본 발명에서는, 디램 셀 커패시터의 스토리지 노드를 다층으로 여러 번에 나누어 형성한다. 먼저, 반도체 기판 상에 기둥 역할의 1차 스토리지 노드를 형성한다. 1차 스토리지 노드 상에 실린더형 2차 스토리지 노드를 형성한다. 이 1차 및 2차 스토리지 노드로 이루어진 하부전극 상에 유전막과 상부전극을 순차적으로 형성한다. 1차 스토리지 노드는 순차적으로 적층된 1개 이상의 스택형 스토리지 노드로 형성하거나 순차적으로 적층된 1개 이상의 실린더형 스토리지 노드로 형성할 수 있다.

公开(公告)号：KR1020050087154A

公开(公告)日：2005-08-31

申请号：KR1020040012780

申请日：2004-02-25

Applicant: 삼성전자주식회사

Inventor： 정홍식 ,  양수길 ,  황영남

IPC: H01L27/10 ,  H01L27/115 ,  H01L27/105

CPC classification number: G11C13/0004 ,  G11C2213/79 ,  H01L27/2436 ,  H01L27/2472 ,  H01L45/06 ,  H01L45/1233 ,  H01L45/126 ,  H01L45/143 ,  H01L45/144 ,  H01L45/148 ,  H01L45/1675

Abstract: 신규한 구조를 갖는 상변화 메모리 장치 및 그 제조 방법이 개시되어 있다. 반도체 기판의 표면 부위에 배치된 제1 불순물 영역, 제2 불순물 영역 및 상기 제1 및 제2 불순물 영역 사이에 배치된 게이트 전극을 포함하는 적어도 2개의 트랜지스터들을 형성한다. 반도체 기판 상에 상기 제1 불순물 영역들과 접속하는 제1 전극들을 형성한 후, 제1 전극들 상에 공통으로 접촉하는 상변화 물질층을 형성하고, 상변화 물질층 상에 제2 전극을 형성한다. 상변화 메모리 장치의 제조 시에 상변화 물질 패턴이 받는 에칭 손상을 크게 줄일 수 있어서, 상변화 메모리 장치의 신뢰성을 향상시킬 수 있으며, 상변화 물질층에 트랜지스터를 이용하여 고속으로 정보를 저장 및 소거 동작을 수행할 수 있다.

公开(公告)号：KR100464416B1

公开(公告)日：2005-01-03

申请号：KR1020020026438

申请日：2002-05-14

Applicant: 삼성전자주식회사

Inventor： 정홍식 ,  김기남 ,  황유상

IPC: H01L21/8242

CPC classification number: H01L27/10873 ,  H01L21/31111 ,  H01L21/31116 ,  H01L21/76897 ,  H01L27/10855 ,  H01L27/10888 ,  H01L29/6653 ,  H01L29/6656 ,  H01L29/6659

Abstract: In one embodiment, a plurality of gate structures including gate electrodes and insulating layers covering the gate electrodes are formed on a semiconductor substrate. Impurity ions at a low dose for forming a source/drain region are implanted into the semiconductor substrate, using the gate structures as a mask. First insulating spacers are formed on the sidewalls of the gate structures and second insulating spacers are formed on the first insulating spacers. Thereafter, impurity ions at a high dose are implanted into the semiconductor substrate, using the first and second insulating spacers as a mask. Then, the second insulating spacers are removed. Therefore, contact resistance and characteristics of the transistors can be improved by adjusting an effective channel length and contact areas.

Abstract translation: 在一个实施例中，包括栅电极和覆盖栅电极的绝缘层的多个栅极结构形成在半导体衬底上。 使用栅极结构作为掩模将用于形成源极/漏极区的低剂量杂质离子注入到半导体衬底中。 第一绝缘间隔物形成在栅极结构的侧壁上，第二绝缘间隔物形成在第一绝缘间隔物上。 之后，使用第一和第二绝缘间隔物作为掩模，将高剂量的杂质离子注入到半导体衬底中。 然后，去除第二绝缘间隔物。 因此，通过调整有效沟道长度和接触面积可以改善晶体管的接触电阻和特性。

公开(公告)号：KR1020040072086A

公开(公告)日：2004-08-18

申请号：KR1020030008011

申请日：2003-02-08

Applicant: 삼성전자주식회사

Inventor： 조민희 ,  정홍식

IPC: H01L27/108

Abstract: PURPOSE: A method for fabricating a DRAM cell capacitor is provided to obtain a sufficient effect area and increase sufficiently capacitance by increasing stably the height of storage nodes. CONSTITUTION: The first storage node(40) is formed on a semiconductor substrate. The second storage node(50) is formed on the first storage node. A dielectric layer(55) is formed on the bottom electrode formed with the first storage node and the second storage node. A top electrode(60) is formed on the dielectric layer. The first storage node is formed by laminating one or more stack-type storage nodes or one or more cylindrical storage nodes, or laminating the stack-type storage nodes and the cylindrical storage nodes.

Abstract translation: 目的：提供一种用于制造DRAM单元电容器的方法，以通过稳定地增加存储节点的高度来获得足够的效果面积并增加足够的电容。 构成：第一存储节点（40）形成在半导体衬底上。 第二存储节点（50）形成在第一存储节点上。 在形成有第一存储节点和第二存储节点的底部电极上形成介电层（55）。 在电介质层上形成顶部电极（60）。 第一存储节点通过层叠一个或多个堆叠型存储节点或一个或多个圆柱形存储节点或层叠堆叠型存储节点和圆柱形存储节点而形成。

公开(公告)号：KR1020030088326A

公开(公告)日：2003-11-19

申请号：KR1020020026438

申请日：2002-05-14

Applicant: 삼성전자주식회사

Inventor： 정홍식 ,  김기남 ,  황유상

IPC: H01L21/8242

CPC classification number: H01L27/10873 ,  H01L21/31111 ,  H01L21/31116 ,  H01L21/76897 ,  H01L27/10855 ,  H01L27/10888 ,  H01L29/6653 ,  H01L29/6656 ,  H01L29/6659

Abstract: PURPOSE: A method for manufacturing a semiconductor device is provided to be capable of improving operation properties of DRAM cells by controlling the effective channel length and contact area using an insulating spacer. CONSTITUTION: A plurality of gate structures(120) including a gate electrode and a hard mask are formed on a semiconductor substrate(110). An LDD(Lightly Doped Drain) region is formed by using the gate structures as a mask. The first insulating spacer(142) is formed at both sidewalls of the gate structures(120). The second insulating spacer(148a) made of nitride is formed on the entire surface of the first insulating spacer. Heavily doped dopants are implanted into the substrate by using the first and second spacer(142,148a) as a mask. Then, the second insulating spacer(148a) is removed.

Abstract translation: 目的：提供一种用于制造半导体器件的方法，其能够通过使用绝缘间隔物控制有效沟道长度和接触面积来改善DRAM单元的操作特性。 构成：在半导体衬底（110）上形成包括栅电极和硬掩模的多个栅结构（120）。 通过使用栅极结构作为掩模来形成LDD（轻掺杂漏极）区域。 第一绝缘间隔物（142）形成在栅极结构（120）的两个侧壁处。 由氮化物构成的第二绝缘间隔物（148a）形成在第一绝缘隔离物的整个表面上。 通过使用第一和第二间隔物（142,148a）作为掩模将重掺杂的掺杂剂注入到衬底中。 然后，去除第二绝缘间隔物（148a）。

公开(公告)号：KR100403617B1

公开(公告)日：2003-10-30

申请号：KR1020010006985

申请日：2001-02-13

Applicant: 삼성전자주식회사

Inventor： 조민희 ,  조창현 ,  신수호 ,  정홍식

IPC: H01L21/308

CPC classification number: H01L21/31144 ,  H01L21/31138 ,  H01L21/316 ,  H01L21/76802 ,  H01L21/76814 ,  H01L21/76826 ,  H01L21/76828 ,  H01L21/76829

Abstract: Methods of forming a spin-on-glass (SOG) layer are disclosed. An SOG layer is formed on an integrated circuit substrate. A first curing process is performed on the SOG layer. Less than all of the SOG layer is removed from the integrated circuit substrate through a mask pattern on the SOG layer to provide a remaining portion of the SOG layer on the integrated circuit substrate. A second curing process is performed on the SOG layer. The remaining portion of the SOG layer is removed to expose the integrated circuit substrate.

Abstract translation: 公开了形成旋涂玻璃（SOG）层的方法。 SOG层形成在集成电路衬底上。 在SOG层上执行第一固化过程。 通过SOG层上的掩模图案将少于全部的SOG层从集成电路衬底去除，以在集成电路衬底上提供SOG层的剩余部分。 在SOG层上执行第二固化过程。 SOG层的剩余部分被去除以暴露集成电路衬底。

公开(公告)号：KR1020020071182A

公开(公告)日：2002-09-12

申请号：KR1020010011156

申请日：2001-03-05

Applicant: 삼성전자주식회사

Inventor： 양원석 ,  송상호 ,  김기남 ,  정홍식

IPC: H01L27/108

CPC classification number: H01L27/10894 ,  H01L21/76895 ,  H01L23/485 ,  H01L27/10882 ,  H01L2924/0002 ,  H01L2924/00

Abstract: PURPOSE: A semiconductor memory device and a method for fabricating the same are provided to prevent short-circuit phenomenon between an upper conductive layer and a neighboring upper conductive layer without increasing a pitch of the upper conductive layer. CONSTITUTION: An isolation layer(52) is formed on a substrate(50). A local bit line is formed on the first interlayer dielectric(54) of a cell array region. A connection portion(58b) is connected with an extended line of the local bit line. The local bit line is connected with an active region of a cell transistor through a plug. The connection portion(58b) of the local bit line is connected with a source of a connection control transistor through a plug(56c). A capacitor is formed on a cell array region of an upper face of the second interlayer dielectric(60). The capacitor is connected with a cell transistor through the first interlayer dielectric(54) and a storage contact plug of the second interlayer dielectric(60). The third interlayer dielectric(66) covers the capacitor. The fourth interlayer dielectric(70) is formed on the third interlayer dielectric(66). A global bit line(74) is formed on a whole surface of substrate(50). A pad(72) is formed within the fourth interlayer dielectric(70).

Abstract translation: 目的：提供半导体存储器件及其制造方法，以防止上导电层和相邻上导电层之间的短路现象，而不增加上导电层的间距。 构成：在衬底（50）上形成隔离层（52）。 在单元阵列区域的第一层间电介质（54）上形成局部位线。 连接部分（58b）与本地位线的延长线连接。 局部位线通过插头与单元晶体管的有源区连接。 本地位线的连接部分（58b）通过插头（56c）与连接控制晶体管的源极连接。 电容器形成在第二层间电介质（60）的上表面的单元阵列区域上。 电容器通过第一层间电介质（54）和第二层间电介质（60）的存储接触插塞与单元晶体管连接。 第三层间电介质（66）覆盖电容器。 第四层间电介质（70）形成在第三层间电介质（66）上。 在基板（50）的整个表面上形成全局位线（74）。 在第四层间电介质（70）内形成有焊盘（72）。

公开(公告)号：KR1020020045026A

公开(公告)日：2002-06-19

申请号：KR1020000074315

申请日：2000-12-07

Applicant: 삼성전자주식회사

Inventor： 정홍식 ,  신수호 ,  양원석 ,  김기남

IPC: H01L21/31

CPC classification number: H01L21/76897 ,  H01L21/316 ,  H01L21/76895 ,  H01L23/5329 ,  H01L2924/0002 ,  H01L2924/00

Abstract: PURPOSE: A formation method of an interlayer dielectric is provided to prevent a profile deformation by restraining an absorption of a cleaning solution into an SOG(Spin On Glass) through a cleaning step. CONSTITUTION: Naturally generated oxides on the bottoms of contact regions(14) are removed by a wet or a dry etching using a cleaning solution(50). At this time, a SC-1 cleaning solution, such as an HF solution or NH4OH, H2O2, and H2O mixed solution, is used as the cleaning solution(50). At this time, an SOG pattern(40a) is completely enclosed with a protecting layer made of a capping pattern(42a), insulating spacers(44) and a second insulating layer(30), thereby preventing a cleaning solution absorption without an extra curing step, so that a profile of an interlayer dielectric is not deformed because the profile of the SOG is kept without a deformation.

Abstract translation: 目的：提供层间电介质的形成方法，以通过清洁步骤抑制清洁溶液吸收到SOG（旋转玻璃）中来防止轮廓变形。 构成：使用清洁溶液（50）通过湿法或干蚀刻除去接触区域（14）的底部上的天然产生的氧化物。 此时，使用SC-1清洗液，例如HF溶液或NH 4 OH，H 2 O 2和H 2 O混合溶液作为清洗溶液（50）。 此时，SOG图案（40a）完全被封盖图案（42a），绝缘间隔物（44）和第二绝缘层（30）制成的保护层封闭，从而防止清洗液吸收而无需额外固化 由于SOG的轮廓保持不变形，所以层间电介质的轮廓不会变形。

公开(公告)号：KR100276387B1

公开(公告)日：2000-12-15

申请号：KR1019980031537

申请日：1998-08-03

Applicant: 삼성전자주식회사

Inventor： 조창현 ,  정홍식 ,  이재구

IPC: H01L27/108

CPC classification number: H01L27/10844 ,  H01L21/31144 ,  H01L21/76819 ,  H01L21/7684 ,  H01L21/76897 ,  H01L27/10852 ,  H01L27/10855 ,  H01L27/10873 ,  H01L27/10888

Abstract: PURPOSE: A method for forming a self-aligned contact of a semiconductor device is provided to form smoothly a self-aligned contact by preventing an etch stop phenomenon. CONSTITUTION: A material layer is formed on a semiconductor substrate including a transistor. An interlayer dielectric(108) is formed on the material layer. A mask pattern is formed on the interlayer dielectric(108) to expose a part of an inactive region and an active region and form a T-shaped open region. The interlayer dielectric(108) and the material layer are etched by using the mask pattern. The mask pattern is removed. A conductive layer is formed on the interlayer dielectric(108). Two or more contact pads(112a,112b) are formed by etching and flattening the conductive layer and the interlayer dielectric(108).

Abstract translation: 目的：提供一种用于形成半导体器件的自对准接触的方法，以通过防止蚀刻停止现象来平滑地形成自对准接触。 构成：在包括晶体管的半导体衬底上形成材料层。 在材料层上形成层间电介质（108）。 在层间电介质（108）上形成掩模图案以暴露一部分非活性区域和有源区域并形成T形开放区域。 通过使用掩模图案蚀刻层间电介质（108）和材料层。 去除掩模图案。 在层间电介质（108）上形成导电层。 通过蚀刻和平坦化导电层和层间电介质（108）来形成两个或更多个接触焊盘（112a，112b）。

公开(公告)号：KR1019980073953A

公开(公告)日：1998-11-05

申请号：KR1019970009554

申请日：1997-03-20

Applicant: 삼성전자주식회사

Inventor： 전정식 ,  최성길 ,  정홍식 ,  민경진

IPC: H01L21/76

Abstract: 반도체 장치의 트렌치 형성 방법을 개시한다. 본 발명은 반도체 기판의 표면을 노출시키는 물질막 패턴을 형성하여 마스크로 사용하고 염소 가스(Cl
2 ), 브롬화 수소 가스(HBr), 질소 가스(N
2 )를 포함하는 반응 가스를 사용하여 반도체 기판의 노출된 표면을 식각하는 단계를 포함한다. 이때 반도체 기판과 물질막 패턴의 식각 선택비는 10:1 이상인 조건으로 트렌치를 형성한다. 반도체 기판의 노출된 표면을 식각하는 단계 이전에 물질막 패턴과 반도체 기판의 식각 선택비를 달리하여 반도체 기판의 노출된 표면을 사불화 탄소(CF
4 )를 포함하는 반응 가스로 식각하여 턱(kink)을 형성하는 단계를 더 포함한다. 이 턱을 형성하는 단계는 물질막 패턴과 반도체 기판의 식각 선택비가 3:1 정도인 조건으로 수행된다. 이러한 트렌치 형성 방법은 트렌치의 측벽 경사를 브롬화 수소 가스(HBr)로 용이하게 조절하고 물질막 패턴과 반도체 기판의 계면에서의 특성을 개선하여 전류 누설 및 기생 트랜지스터를 억제 할 수 있는 이점이 있다.