公开(公告)号：KR100593746B1

公开(公告)日：2006-06-28

申请号：KR1020040112213

申请日：2004-12-24

Applicant: 삼성전자주식회사

Inventor： 홍종서 ,  전정식 ,  서전석 ,  황유상

IPC: H01L27/108

Abstract: 디램의 커패시터들 및 그 형성방법들을 제공한다. 상기 커패시터들 및 그 형성방법들은 서브 마이크론 이하의 디자인 룰을 가지고 디램의 구조를 단순화시켜서반도체 기판 상에 하부전극들을 제공하는 방안을 제시한다. 이를 위해서, 활성 영역의 반도체 기판 상에 패드 층간절연막이 배치된다. 상기 패드 층간절연막을 관통하도록 활성 영역의 가장자리 영역들 및 중심 영역 상에 랜딩 패드들 및 다른 랜딩 패드를 각각 형성한다. 이때에, 상기 다른 랜딩 패드의 상면은 랜딩 패드들의 상면들과 다른 면적들을 갖도록 형성된다. 상기 랜딩 패드들 및 다른 랜딩 패드를 덮도록 패드 층간절연막 상에 매립 층간절연막이 배치된다. 상기 매립 층간절연막을 관통하도록 랜딩 패드들 상에 매립 플러그들을 각각 형성한다. 그리고, 상기 매립 플러그들 상에 하부전극들이 각각 배치된다.
디램, 커패시터, 랜딩 패드, 반도체 기판.

Abstract translation: 提供DRAM的电容器及其形成方法。 电容器及其制造方法具有亚微米设计规则并简化DRAM的结构以在半导体衬底上提供下电极。 为此，在有源区中的半导体衬底上设置焊盘层间绝缘膜。 在有源区域的边缘区域和中心区域上形成着地焊盘和其他着陆焊盘，以穿透焊盘层间绝缘膜。 此时，另一着陆垫的上表面形成为具有与着陆垫的上表面不同的区域。 埋设的层间绝缘膜设置在焊盘层间绝缘膜上以覆盖着陆焊盘和其他着陆焊盘。 并且嵌入塞形成在着陆垫上以穿透埋入的层间绝缘膜。 下电极分别设置在掩埋塞上。

公开(公告)号：KR100495662B1

公开(公告)日：2005-06-16

申请号：KR1020020069539

申请日：2002-11-11

Applicant: 삼성전자주식회사

Inventor： 여상원 ,  전정식 ,  강창진 ,  이창원

IPC: H01L21/336

CPC classification number: H01L29/4983 ,  H01L21/28176 ,  H01L29/4941 ,  H01L29/6656 ,  H01L29/6659

Abstract: 여기에 개시되는 반도체 소자 제조 방법은 게이트 전극을 형성한 후 그 아래에 언더커 영역이 형성되도록 게이트 절연막을 일부 제거하고, 상기 언더컷 영역을 채우면서 게이트 전극을 덮도록 버퍼 실리콘막을 형성하는 것을 포함한다. 따라서, 후속 공정으로 선택적 산화 공정을 실행할 때, 상기 버퍼 실리콘막이 산화되면서 산소 침투 방지막으로 작용하여 상기 게이트 전극의 산화를 방지한다. 또한, 이중 스페이서 공정을 적용할 경우, 상기 산화된 버퍼 실리콘막이 이중 스페이서 형성을 위한 절연막질로 사용되기 때문에, 공정의 단순화 및 경제화를 확보할 수 있다.

公开(公告)号：KR1020050028753A

公开(公告)日：2005-03-23

申请号：KR1020030065277

申请日：2003-09-19

Applicant: 삼성전자주식회사

Inventor： 서정우 ,  안태혁 ,  전정식 ,  유원석

IPC: H01L21/8242

Abstract: A semiconductor device having a cylindrical storage electrode is provided to effectively control a collapse of an electrode and avoid a bridge between adjacent electrodes by forming the lower region of a cylindrical storage node in an interlayer dielectric and by making a part of the lower region covered with an etch stop layer. An interlayer dielectric(110) is formed on a semiconductor substrate(100). The lower part of a contact hole penetrating the interlayer dielectric is filled with a recessed contact plug(120a) having a surface lower than the upper surface of the interlayer dielectric. An etch stop layer(140) is formed on the interlayer dielectric, having an opening positioned in the upper part of the contact hole wherein the width of the opening is smaller than that of the contact hole. The upper surface of the recessed contact plug, the sidewall of the contact hole and the sidewall of the opening are covered with a cylindrical storage node(150a) extending form the surface of the etch stop layer upward.

Abstract translation: 提供具有圆柱形存储电极的半导体器件，以有效地控制电极的塌陷，并且通过在层间电介质中形成圆柱形存储节点的下部区域并且通过使下部区域的一部分覆盖以避免相邻电极之间的桥接 蚀刻停止层。 在半导体衬底（100）上形成层间电介质（110）。 穿透层间电介质的接触孔的下部填充有表面低于层间电介质的上表面的凹陷接触塞（120a）。 在层间电介质上形成蚀刻停止层（140），其中开口位于接触孔的上部，其中开口的宽度小于接触孔的宽度。 凹形接触塞的上表面，接触孔的侧壁和开口的侧壁被从蚀刻停止层的表面向上延伸的圆柱形存储节点（150a）覆盖。

公开(公告)号：KR1020050022617A

公开(公告)日：2005-03-08

申请号：KR1020030060198

申请日：2003-08-29

Applicant: 삼성전자주식회사

Inventor： 김지홍 ,  전정식 ,  안태혁 ,  조영선

IPC: H01L21/336

Abstract: PURPOSE: A method of forming a recess trench for a recess channel MOSFET(Metal Oxide Semiconductor Field Effect Transistor) is provided to obtain quickly easily round upper and lower corners from the recess trench by using CDE(Chemical Dry Etching) or wet etching. CONSTITUTION: A pad oxide layer(120b) and a mask pattern are sequentially formed on a semiconductor substrate(100). A trench is formed in the resultant structure by etching selectively the pad oxide layer and the substrate using the mask pattern as an etching mask. A groove(135) for exposing an upper corner of the trench to the outside is formed on the pad oxide pattern. The exposed upper corner of the trench is roundly formed by performing CDE or wet etching thereon.

Abstract translation: 目的：提供一种形成用于凹槽沟道MOSFET（金属氧化物半导体场效应晶体管）的凹槽的方法，以通过使用CDE（化学干蚀刻）或湿式蚀刻从凹槽获得快速容易的圆形上下角。 构成：在半导体衬底（100）上依次形成衬垫氧化物层（120b）和掩模图案。 通过使用掩模图案选择性地蚀刻焊盘氧化物层和衬底作为蚀刻掩模，在所得结构中形成沟槽。 在衬垫氧化物图案上形成用于将沟槽的上角暴露于外部的凹槽（135）。 通过在其上进行CDE或湿蚀刻来圆形地形成沟槽的暴露的上角。

公开(公告)号：KR100442104B1

公开(公告)日：2004-07-27

申请号：KR1020010085991

申请日：2001-12-27

Applicant: 삼성전자주식회사

Inventor： 전정식 ,  강창진 ,  손승용 ,  김진홍

IPC: H01L27/108

CPC classification number: H01L27/10852 ,  H01L21/31116 ,  H01L21/32136 ,  H01L27/10894 ,  H01L28/55 ,  H01L28/91

Abstract: Methods for fabricating semiconductor devices having capacitors are provided. A plurality of storage node electrodes are formed on a semiconductor substrate. Then, a capacitor dielectric layer is formed over the storage node electrodes. A plate electrode layer is subsequently formed on the capacitor dielectric layer. A hard mask layer is then formed on the resultant structure where the plate electrode layer is formed so as to fill a gap between the adjacent storage node electrodes. The hard mask layer and the plate electrode layer are successively patterned to form a plate electrode.

Abstract translation: 提供了用于制造具有电容器的半导体器件的方法。 多个存储节点电极形成在半导体衬底上。 然后，在存储节点电极上形成电容器介电层。 随后在电容器介电层上形成平板电极层。 然后在形成平板电极层的所得结构上形成硬掩模层，以填充相邻存储节点电极之间的间隙。 硬掩模层和平板电极层被依次图案化以形成平板电极。

公开(公告)号：KR1020040015588A

公开(公告)日：2004-02-19

申请号：KR1020020047871

申请日：2002-08-13

Applicant: 삼성전자주식회사

Inventor： 홍진 ,  김진홍 ,  전정식

IPC: H01L21/28

Abstract: PURPOSE: An interconnection structure of semiconductor and method of forming the same are provided to be capable of decreasing the parasitic capacitance between metal lines and reducing electrical noises. CONSTITUTION: An interconnection structure of semiconductor is provided with a semiconductor substrate(20), a plurality of cell pads(24) formed at the upper portion of the semiconductor substrate, the first interlayer dielectric(22) formed at the upper portion of the resultant structure, and a plurality of tungsten lines(26a) formed at the upper portion of the first interlayer dielectric. The metal line structure further includes a capping insulating pattern(28a) formed at the upper portion of the tungsten lines, the second interlayer dielectric(33) for covering resultant structure, and a plurality of contact plugs(38) connected with the cell pads through the second and first interlayer dielectric and aligned with the sidewalls of the capping insulating layer.

Abstract translation: 目的：提供半导体的互连结构及其形成方法，以能够降低金属线之间的寄生电容并降低电噪声。 构成：半导体的互连结构设置有半导体衬底（20），形成在半导体衬底的上部的多个电池衬垫（24），形成在所述半导体衬底的上部的第一层间电介质（22） 结构，以及形成在第一层间电介质的上部的多个钨线（26a）。 金属线结构还包括形成在钨线的上部的封盖绝缘图案（28a），用于覆盖所得结构的第二层间电介质（33）和与电池垫连接的多个接触塞（38），通过 第二和第一层间电介质并与封盖绝缘层的侧壁对准。

公开(公告)号：KR1020030004546A

公开(公告)日：2003-01-15

申请号：KR1020010040056

申请日：2001-07-05

Applicant: 삼성전자주식회사

Inventor： 손승용 ,  전정식 ,  함진환 ,  홍진

IPC: H01L21/027

Abstract: PURPOSE: A method for forming a photoresist pattern having a hardened surface and a pattern using the same are provided to supply a gap of photoresist without a damage of a photoresist pattern in a process of forming a fine pattern. CONSTITUTION: An insulating layer(100), a metal layer(104), and a photoresist layer are formed on a semiconductor substrate. A photoresist pattern is formed on the photoresist layer. A buffer layer(108) can be formed between the photoresist pattern and the metal layer(104). A barrier(106) can be formed between the photoresist pattern and the metal layer(104) or the photoresist pattern and the buffer layer(108). The metal layer(104) is etched by using high power and high molecular gases. The photoresist pattern is formed with an inner part(120) and a pattern hardening part(122). A surface of the inner part(120) is not hardened whereas the surface of the pattern hardening part(122).

Abstract translation: 目的：提供一种用于形成具有硬化表面的光致抗蚀剂图案和使用其的图案的方法，以在形成精细图案的过程中提供光致抗蚀剂的间隙而不损害光致抗蚀剂图案。 构成：在半导体衬底上形成绝缘层（100），金属层（104）和光致抗蚀剂层。 在光致抗蚀剂层上形成光刻胶图形。 可以在光致抗蚀剂图案和金属层（104）之间形成缓冲层（108）。 可以在光致抗蚀剂图案和金属层（104）或光致抗蚀剂图案和缓冲层（108）之间形成屏障（106）。 通过使用高功率和高分子气体蚀刻金属层（104）。 光致抗蚀剂图案形成有内部部分（120）和图案硬化部分（122）。 内部部件（120）的表面不硬化，而图案硬化部分（122）的表面。

公开(公告)号：KR100365642B1

公开(公告)日：2002-12-26

申请号：KR1020000064054

申请日：2000-10-30

Applicant: 삼성전자주식회사

Inventor： 전정식 ,  김재웅

IPC: H01L21/28

Abstract: 반도체 장치의 접촉창 제조 방법에 관한 것으로, 반도체 기판 상에, 하부 절연막, 도전막 패턴 및 상부 절연막을 차례로 형성한다. 하부 절연막은 상부 절연막에 비하여 수평방향 식각율이 빠른 물질로 형성한다. 상부 절연막 및 하부 절연막을 이방성 식각하여 트렌치를 형성한다. 이때, 반도체 기판이 노출되지 않도록 소정의 두께의 하부 절연막을 트렌치의 하부에 남겨 놓는다. 트렌치의 하부의 절연막을 등방성 식각하여 반도체 기판을 노출시켜서, 하부 영역의 폭이 상부영역의 폭 보다 큰 접촉창을, 반도체 기판의 손상 없이 제조할 수 있다.

公开(公告)号：KR1020020084617A

公开(公告)日：2002-11-09

申请号：KR1020010024045

申请日：2001-05-03

Applicant: 삼성전자주식회사

Inventor： 전정식 ,  홍진

IPC: H01L21/205

CPC classification number: H01J37/321 ,  H01J37/32623 ,  H04L25/067 ,  H04L27/2647 ,  H04L2025/03414

Abstract: PURPOSE: An apparatus for fabricating a semiconductor device is provided to improve generally uniformity of density of plasma and increase density of effective plasma applied to a processing object. CONSTITUTION: A plurality of inductive coils(114) is installed on a surface of a vacuum chamber(112). The first power supply portion(116) supplies low frequency power to the inductive coils(114). A lower electrode(126) is installed in the inside of the vacuum chamber(112). The second power supply portion(118) supplies RF(Radio Frequency) power to the lower electrode(126) of the vacuum chamber(112). A chuck(128) is arranged on the lower electrode(126) in order to support a wafer(130). Plasma is generated from the inductive coils(114). The plasma is supplied into the inside of the vacuum chamber(112) through holes of an insulating plate(120). A wafer(130) is arrayed at a predetermined interval from a limited layer(122). A diameter of the lower electrode(126) is smaller than the diameter of the insulating plate(120).

Abstract translation: 目的：提供一种用于制造半导体器件的装置，以提高等离子体的密度的大致均匀性并且增加施加到处理对象的有效等离子体的密度。 构成：多个感应线圈（114）安装在真空室（112）的表面上。 第一电源部分（116）向感应线圈（114）提供低频功率。 下部电极（126）安装在真空室（112）的内部。 第二电源部分（118）向真空室（112）的下电极（126）提供RF（射频）功率。 为了支撑晶片（130），在下电极（126）上布置卡盘（128）。 从感应线圈（114）产生等离子体。 通过绝缘板（120）的孔将等离子体供给到真空室（112）的内部。 从限定层（122）以预定间隔排列晶片（130）。 下电极（126）的直径小于绝缘板（120）的直径。

公开(公告)号：KR1020020034752A

公开(公告)日：2002-05-09

申请号：KR1020000065258

申请日：2000-11-03

Applicant: 삼성전자주식회사

Inventor： 전정식 ,  김재웅 ,  김상희

IPC: H01L21/3205

CPC classification number: H01L23/53295 ,  H01L21/76829 ,  H01L21/76831 ,  H01L21/76832 ,  H01L23/485 ,  H01L2924/0002 ,  H01L2924/00

Abstract: PURPOSE: A metal interconnection of a semiconductor device is provided to prevent adjacent interconnections from being short-circuited, by forming an insulation layer for preventing a short-circuited on an interlayer dielectric wherein a micro scratch is generated. CONSTITUTION: A semiconductor substrate(100) includes a plurality of conductive regions. The semiconductor substrate is covered with an interlayer dielectric including a via hole exposing a selected conductive region, a trench having a depth shallower than the via hole and a polished surface. A metal interconnection is filled in the trench and the via hole. The insulation layer(112) for preventing a short-circuited is interposed between the sidewall of the metal interconnection formed inside the trench and the interlayer dielectric.

Abstract translation: 目的：提供半导体器件的金属互连，以通过形成用于防止在产生微划伤的层间电介质上短路的绝缘层来防止相邻的互连件短路。 构成：半导体衬底（100）包括多个导电区域。 半导体衬底被包括具有暴露选定的导电区域的通孔的沟槽层间电介质，具有比通路孔浅的沟槽和抛光表面覆盖。 金属互连填充在沟槽和通孔中。 用于防止短路的绝缘层（112）插入在形成在沟槽内部的金属互连件的侧壁和层间电介质之间。