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41.发明授权
公开(公告)号：KR101141244B1
公开(公告)日：2012-05-04
申请号：KR1020100093895
申请日：2010-09-28
Applicant: 연세대학교 산학협력단
IPC: H01L21/336 , H01L29/78 , H01L21/316
Abstract: 본 발명은 반도체 소자의 게이트 전극을 제조함에 있어서 게이트 산화막을 형성하는 공정에 관한 것으로서, 인듐포스파이드(InP) 화합물로 이루어지는 반도체 기판을 사용하고, 상기 반도체 기판 위에 하프늄옥사이드(Hf-Oxide) 물질로 이루어진 산화막의 두께를 조절하여 증착하는 단계를 포함하는 게이트 산화막 형성방법 및 이에 의해서 형성된 산화막을 포함하는 게이트 전극에 관한 것이다.
본 발명에 따르면, 고유전막인 하프늄옥사이드 산화막의 형성에 있어서 그 두께를 조절하여 반도체 기판과 산화막간의 계면층을 제거할 수 있어 산화막의 등가산화막두께(equivalant oxide thickness, EOT)를 감소시키고 유전율을 증가시켜 정전용량 값을 증가시키므로 소자의 전기적 특성을 향상시킬 수 있고, 계면층 제거를 위한 클리닝 공정 단계를 줄이고 기존 공정의 변화없이 소자의 특성을 향상시킬 수 있어서 공정효율도 향상시킬 수 있다. 또한, 기판과 산화막 사이의 계면응력을 조절하여 소자 채널 부분의 전하 이동도를 향상시킬 수도 있다.-
公开(公告)号：KR1020120032307A
公开(公告)日：2012-04-05
申请号：KR1020100093895
申请日：2010-09-28
Applicant: 연세대학교 산학협력단
IPC: H01L21/336 , H01L29/78 , H01L21/316
CPC classification number: H01L29/4232 , H01L21/316
Abstract: PURPOSE: A gate oxide film formation method which utilizes a thickness control process of a hafnium oxide film which has high dielectric constant and a gate electrode using the same are provided to reduce the equivalent oxide film thickness of an oxide film by easily eliminating an interfacial layer between a semiconductor substrate and an oxide film. CONSTITUTION: A semiconductor substrate is comprised of an indium-phosphide compound. An oxide film which is comprised of a hafnium oxide material is deposited on the semiconductor substrate. The thickness of the hafnium oxide film is controlled within a range from 5.5nm to 11nm. The interfacial stress between the oxide film and the semiconductor substrate is 0.095 to 0.55 percent.
Abstract translation: 目的：提供使用具有高介电常数的氧化铪膜的厚度控制过程和使用其的栅电极的栅极氧化膜形成方法，以通过容易地消除界面层来降低氧化膜的等效氧化膜厚度 在半导体衬底和氧化膜之间。 构成：半导体衬底由磷化铟化合物构成。 在半导体衬底上沉积由氧化铪材料构成的氧化物膜。 氧化铪膜的厚度控制在5.5nm至11nm的范围内。 氧化膜和半导体衬底之间的界面应力为0.095〜0.55％。
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公开(公告)号：KR1020110116295A
公开(公告)日：2011-10-26
申请号：KR1020100035638
申请日：2010-04-19
Applicant: 연세대학교 산학협력단
IPC: H01L21/8247
Abstract: 본 발명에 따라서 비휘발성 저항 스위칭 메모리의 제조 방법이 제공되는데, 상기 방법은 (a) 기판을 제공하는 단계와; (b) 상기 기판 상에 하부 전극을 증착하는 단계와; (c) 상기 하부 전극 상에 전극 분리를 위한 제1 절연막을 증착하는 단계와; (d) 상기 하부 전극 및 제1 절연막 두께 전체에 걸쳐 원하는 패턴을 얻기 위한 패터닝 과정을 수행하는 단계와; (e) 상기 패턴화된 부분에 제2 절연막을 증착하는 단계와; (f) 상기 제1 절연막에 복수의 컨택트 홀을 패터닝하여, 상기 하부 전극을 노출시키는 단계와; (g) 상기 제1 절연막, 컨택트 홀 및 제2 절연막 전체에 걸쳐 저항 스위칭 특성을 갖는 금속 산화막을 증착하는 단계와; (h) 상기 증착된 금속 산화막에 대해 열처리를 수행하는 단계와; (i) 상기 금속 산화막을 연마하여 금속 산화막을 분리함으로써, 상기 컨택트 홀에만 금속 산화막을 남겨 두는 단계와; (j) 상기 금속 산화막 상에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
Abstract translation: 根据本发明，提供了一种制造非易失性电阻切换存储器的方法，包括以下步骤：（a）提供衬底; （b）在衬底上沉积下电极; （c）沉积用于在下电极上分离电极的第一绝缘层; （d）执行构图工艺以在下电极和第一绝缘膜的整个厚度上获得期望的图案; （e）在图案化部分上沉积第二绝缘层; （f）在第一绝缘膜中构图多个接触孔以暴露下电极; （g）在第一绝缘膜，接触孔和第二绝缘膜上沉积具有电阻切换特性的金属氧化物膜; （h）对沉积的金属氧化物膜进行热处理; （i）抛光金属氧化物膜以分离金属氧化物膜，仅在接触孔上留下金属氧化物膜; （j）在金属氧化物膜上形成上电极。
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公开(公告)号：KR1020090016432A
公开(公告)日：2009-02-13
申请号：KR1020080078218
申请日：2008-08-09
Applicant: 연세대학교 산학협력단
CPC classification number: C01B33/00 , B82Y30/00 , B82Y40/00 , C01B33/06 , C01G17/00 , C01P2004/16 , C01P2006/40
Abstract: A manufacturing method of base contact resistance silicon nano wire is provided to be contacted when metal wiring and nano wire are joined in case that a transistor other device is made by using the nano wire. A manufacturing method of base contact resistance silicon nano wire comprises steps of: preparing silicon or silicon-germanium nano wire(50); laminating radially a metallic foil(60) at a surface of the nano wire by a sputtering or a method for atomic layer deposition; forming a metal-silicide layer(70) through a thermal process; and removing metal which does not participate in reaction through wet etching.
Abstract translation: 在通过使用纳米线制造晶体管其它器件的情况下，提供接合金属线和纳米线的基极接触电阻硅纳米线的制造方法。 碱接触电阻硅纳米线的制造方法包括以下步骤：制备硅或硅 - 锗纳米线（50）; 通过溅射或原子层沉积的方法在纳米线的表面处径向地层压金属箔（60）; 通过热处理形成金属硅化物层（70）; 并通过湿蚀刻除去不参与反应的金属。
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公开(公告)号：KR102106720B1
公开(公告)日：2020-05-06
申请号：KR1020180169733
申请日：2018-12-26
Applicant: 연세대학교 산학협력단 , 성균관대학교산학협력단 , 경북대학교 산학협력단 , (재)한국나노기술원
IPC: H01L29/66 , H01L29/78 , H01L21/8234 , H01L21/02 , H01L21/304
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Patent Agency Ranking
公开(公告)号：KR101848992B1
公开(公告)日：2018-04-16
申请号：KR1020160049132
申请日：2016-04-22
Applicant: 연세대학교 산학협력단
IPC: H01L21/02 , H05H1/46 , H01L21/3065 , H01L21/66
Abstract: 본발명은플라즈마공정장치및 이의제어방법에관한것이다. 본발명의일 실시예에따르면, 플라즈마를이용하여공정이수행되는피처리체가장착되는기판부전극, 플라즈마방전을위한전력이인가되는플라즈마전극, 및상기플라즈마전극의국부적온도제어를위해상기플라즈마전극에결합되는냉각부를갖는플라즈마공정장치가제공될수 있다.
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公开(公告)号：KR101790438B1
公开(公告)日：2017-11-21
申请号：KR1020160048275
申请日：2016-04-20
Applicant: 연세대학교 산학협력단
IPC: H01L21/12 , H01L21/10 , H01L29/18 , H01L21/02 , H01L21/324
Abstract: 본발명은저저항콘택을갖는반도체소자및 이의제조방법에관한것이다. 본발명의일 실시예에반도체소자는, 반도체구조를갖는기판; 상기반도체구조상에형성된셀레늄(Se)을포함하는층간삽입막; 및상기층간삽입막상에형성되어전극을제공하기위한금속함유도전막을포함한다.
Abstract translation: 本发明涉及一种具有低电阻触点的半导体器件及其制造方法。 根据本发明的实施例，一种半导体器件包括：具有半导体结构的衬底; 一种在半导体结构上形成的包含硒（Se）的层间插入膜; 并且在层间绝缘体上形成含金属导电膜以提供电极。
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公开(公告)号：KR1020170023321A
公开(公告)日：2017-03-03
申请号：KR1020150117594
申请日：2015-08-21
Applicant: 연세대학교 산학협력단
IPC: H01L29/73 , H01L29/739 , H01L21/027 , H01L21/268
Abstract: 본발명에따라서기판을제공하는단계와; 상기기판상에하부도핑층을형성하는단계와; 상기하부도핑층의불순물의확산이일어나지않도록저온공정을통해상기하부도핑층상에절연막을형성하는단계와; 상기절연막을포토레지스트를이용하여소정의패턴으로식각하여트렌치를형성하는단계와; 상기트렌치내에채널을형성하고, 하부도핑층의불순물의채널로의확산을방지할수 있는저온공정을통해상기채널상에상부도핑층을형성하는단계와; 하부도핑층의불순물의채널로의확산을방지하면서상기상부도핑층을활성화하기위하여, 상기상부도핑층상에엑시머레이저를조사하는단계를포함하는것을특징으로하는수직형터널전계효과트랜지스터제조방법이제공된다.
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公开(公告)号：KR1020170005258A
公开(公告)日：2017-01-12
申请号：KR1020150094425
申请日：2015-07-02
Applicant: 연세대학교 산학협력단
IPC: H01L27/115 , H01L21/316 , H01L21/318 , H01L21/205 , H01L21/203 , H01L21/311 , H01L21/288
Abstract: 본발명의한 가지양태에따라서, 기판을제공하는단계; 상기기판상에제1 하부전극을형성하는단계; 상기제1 하부전극상에산화막또는질화막을형성하는단계; 상기산화막또는질화막을소정의패턴으로식각하여, 상기제1 하부전극을부분적으로노출시키는단계; 상기노출된제1 하부전극상에전해도금을이용하여백금을패턴화된형태로적층하여, 패턴화된제2 하부전극을형성하는단계; 상기산화막또는질화막을제거하는단계를포함하는것을특징으로하는저항변화메모리(ReRAM) 제조방법이제공된다.
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公开(公告)号：KR1020150142762A
公开(公告)日：2015-12-23
申请号：KR1020140070787
申请日：2014-06-11
Applicant: 연세대학교 산학협력단
IPC: H01L21/8247 , H01L27/115 , H01L29/788 , H01L21/31
Abstract: 본발명에따라서수직형채널구조의반도체메모리소자를제조하는방법이제공된다. 상기방법은기판을제공하는단계와; 상기기판에소정의물질을도핑하여, 하부게이트영역을형성하는단계와; 복수의절연막/게이트막을번갈아형성하는단계로서, 최하층과최상층은절연막으로구성하는것인, 상기복수의절연막/게이트막을형성하는단계와; 상기절연막/게이트막을패터닝처리하여, 배선접속용제1 관통홀과소자형성용의제2 관통홀을형성하는단계로서, 상기하부게이트영역의일부가노출되도록상기관통홀을형성하는단계와; 상기관통홀의측벽및 바닥벽을따라고유전물질의메모리절연막을형성하는단계와; 습식식각을이용하여, 상기제1 관통홀의바닥벽에형성된상기메모리절연막을부분제거하여, 상기하부게이트영역과의접촉영역을형성하는단계와; 상기메모리절연막과제1 및제2 관통홀을덮는재료를형성하고, 이를식각하여, 채널층을형성하는단계와; 상기제1 관통홀에형성된채널층을식각하여, 상기접촉영역을노출시키는단계와; 상기관통홀을메우도록그리고상기채널층및 메모리절연막을덮도록절연막을형성하는단계와; 상기절연막을식각하여, 상기제1 관통홀및 제2 관통홀에형성된절연막을관통하는전극형성용제3 관통홀을형성하는단계로서, 제1 관통홀중의접촉영역및 제2 관통홀중의채널층이노출되도록상기제3 관통홀을형성하는단계와; 상기제3 관통홀을통해도핑처리를수행하는단계와; 상기제3 관통홀을금속으로채워금속전극을형성하는단계를포함하는것을특징으로한다.
Abstract translation: 根据本发明，提供一种具有垂直通道结构的半导体存储器件的制造方法。 该方法包括以下步骤：提供衬底; 通过在衬底上掺杂预定的材料形成下部栅极区域; 形成多个绝缘层/栅极层; 形成通孔以暴露下部门区域的一部分; 沿着通孔的侧壁和底壁形成高介电材料的记忆绝缘层; 与下门区形成接触区域; 形成用于覆盖存储绝缘层和第一和第二通孔的材料，并通过蚀刻该材料形成沟道层; 通过蚀刻形成在第一通孔中的沟道层来暴露接触区域; 形成绝缘层以填充所述通孔，并覆盖所述沟道层和所述存储绝缘层; 形成第三通孔以暴露来自第一通孔的接触区域和来自第二通孔的通道层; 通过第三个通孔进行掺杂处理; 以及通过用金属填充第三通孔而形成金属电极。
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