公开(公告)号：KR101538555B1

公开(公告)日：2015-07-22

申请号：KR1020130145958

申请日：2013-11-28

Applicant: 한국과학기술원

Inventor： 하정석 ,  임상훈

IPC: H04W24/00 ,  H04B7/04

Abstract: 기지국에서파일럿오염공격(Pilot Contamination Attack)을검출하는방법은상향링크트레이닝과정에서복수의사용자단말들로부터복수의사용자단말들각각이전송하는상향링크트레이닝시퀀스를포함하는신호를수신하는단계; 상기수신된신호를이용하여상기복수의사용자단말들중 적어도하나의사용자단말에대응하는채널추정정보를추출하는단계; 일반화된최대우도검출(Generalized Likelihood Ratio Test; GLRT) 기법을적용하기위해, 상기채널추정정보에기초하여상기적어도하나의사용자단말로부터수신된상향링크트레이닝시퀀스전력을획득하는단계; 및상기상향링크트레이닝시퀀스전력에상기일반화된최대우도검출기법을적용하여상기적어도하나의사용자단말에대한파일럿오염공격이존재하는지여부를판단하는단계를포함한다.또한, 사용자단말에서파일럿오염공격(Pilot Contamination Attack)을검출하는방법은하향링크정보전송과정동안기지국에서생성한하향링크정보및 상향링크트레이닝시퀀스전력을수신하는단계; 상기상향링크트레이닝시퀀스전력을이용하여상기하향링크정보에포함되는하향링크채널이득에대한파일럿오염공격이존재하지않는경우의기대값을계산하는단계; 및상기기대값및 상기하향링크정보에일반화된최대우도검출(Generalized Likelihood Ratio Test; GLRT) 기법을적용하여적어도하나의사용자단말에대한파일럿오염공격이존재하는지여부를판단하는단계를포함한다.

公开(公告)号：KR101428849B1

公开(公告)日：2014-09-25

申请号：KR1020120060605

申请日：2012-06-05

Applicant: 한국과학기술원

Inventor： 하정석 ,  김대성 ,  최진호

IPC: G06F11/10 ,  G11C29/42

Abstract: 간섭 채널 환경에서의 저밀도 패리티 검사를 이용한 오류 정정 방법 및 회로, 이를 이용한 플래시 메모리 장치를 공개한다. 본 발명은 채널에 대한 통계적 분석이 이루어진 상기 채널을 통해 전송되는 신호의 오류 정정 방법에 있어서, 복수개의 신호가 수신되는 단계, 상기 복수개의 신호 중 제1 신호 이후 연속하여 수신되는 적어도 하나의 제2 신호에 의해 상기 제1 신호에 포함된 평균 간섭의 크기 및 임의 잡음의 크기가 상기 통계적 분석에 따라 계산되는 단계, 상기 제1 신호의 값이 상기 제1 신호에 포함된 평균 간섭의 크기 및 임의 잡음의 크기가 고려되는 대수 우도비를 이용하여 기생성된 대수 우도 비(LLR) 테이블을 통해 판별되는 단계, 및 값이 판별된 상기 제1 신호가 누적되고, 누적된 복수개의 상기 제1 신호의 값이 저밀도 패리티 검사 부호에 의해 정정되는 단계를 포함한다. 따라서, 수신된 데이터의 값을 간섭의 영향을 미리 고려하여 연판정한 후, 저밀도 패리터 검사를 수행하므로 데이터를 정확하게 복구 할 수 있다.

公开(公告)号：KR101356104B1

公开(公告)日：2014-02-06

申请号：KR1020110121381

申请日：2011-11-21

Applicant: 한국과학기술원

Inventor： 하정석 ,  현명해

IPC: H04K1/00 ,  H04L9/00

Abstract: 도청자의 평균 모호도 산출 방법은 메인 채널을 통하여 적법한 수신자에게 전송되는 k 비트의 보안 메시지를 포함하는 n 비트의 부호 중에서 도청자가 도청 채널을 통하여 소실 없이 μ 비트의 부호어를 수신하는 단계(n은 3이상의 자연수, k는 n 이하의 자연수) 및 상기 n 비트의 부호의 무게 분포를 이용하여 상기 도청자에게 유출되는 평균 정보량인 평균 모호도를 계산하는 단계를 포함한다.

公开(公告)号：KR1020140006447A

公开(公告)日：2014-01-16

申请号：KR1020120073373

申请日：2012-07-05

Applicant: 한국과학기술원

Inventor： 하정석 ,  조성근

IPC: G11C29/42 ,  H03M13/15 ,  H03M13/27

CPC classification number: G11C29/42 ,  G11C16/0483 ,  H03M13/152 ,  H03M13/27

Abstract: The present invention relates to a connected BCH code, a decode, a multi-layer code circuit and a method, an error correction circuit of a flash memory device using the same, and a flash memory device, capable of controlling delay time according to error degrees by executing the coding, the decoding, and the multi-layer decoding for the flash memory device. The present invention relates to a connected BCH multi-layer decoding circuit comprising: a first stage decoding unit for outputting a first output BCH code and a first output data protected by the first output BCH code by executing the BCH coding by receiving a part of the connected BCH code; a deinterleaving unit for outputting the first output BCH code or the first output data by dividing the first output BCH coding or the first output data into two or more blocks; a second stage decoding unit for outputting second output data protected by second output BCH coding by executing the BCH decoding in the output of the deinterleaving unit; an interleaving unit for outputting a second output BCH code or the second output data by dividing the second output BCH coding or the second output data into two or more blocks; and a decoder power control unit for temporally blocking power supply until the reception of a new connected BCH coding for a decoding success block and by obtaining the decoding success block by monitoring the operation state of the first and the second stage decoding unit.

Abstract translation: 本发明涉及连接的BCH码，解码，多层码电路和方法，使用该BCH码的闪存装置的纠错电路和能够根据错误控制延迟时间的闪存装置 通过执行用于闪速存储器件的编码，解码和多层解码。 连接的BCH多层解码电路技术领域本发明涉及一种连接的BCH多层解码电路，包括：第一级解码单元，用于通过执行BCH编码来输出第一输出BCH码和由第一输出BCH码保护的第一输出数据， 连接的BCH码; 去交错单元，用于通过将第一输出BCH编码或第一输出数据分成两个或更多个块来输出第一输出BCH码或第一输出数据; 第二级解码单元，用于通过在去交错单元的输出中执行BCH解码来输出由第二输出BCH编码保护的第二输出数据; 交错单元，用于通过将第二输出BCH编码或第二输出数据分成两个或更多个块来输出第二输出BCH码或第二输出数据; 以及解码器功率控制单元，用于在接收到用于解码成功块的新连接的BCH编码之前暂时阻断电源，并且通过监视第一和第二级解码单元的操作状态来获得解码成功块。

公开(公告)号：KR1020140006446A

公开(公告)日：2014-01-16

申请号：KR1020120073372

申请日：2012-07-05

Applicant: 한국과학기술원

Inventor： 하정석 ,  조성근

IPC: G11C29/42 ,  H03M13/15 ,  H03M13/27

CPC classification number: G11C29/42 ,  G11C16/0483 ,  H03M13/152 ,  H03M13/27

Abstract: The present invention relates to coding, decoding, and multi-layer coding circuit and method for connected BCH, an error correction circuit of a flash memory device, and a flash memory device. The present invention relates to a connected BCH multi-layer decoding circuit comprising: a first stage decoding unit for outputting first output BCH coding and first output data protected by the first output BCH coding by receiving a part of the connected BCH coding and executing BCH decoding; a deinterleaving unit for outputting the first output BCH coding or the first output data by deinterleaving the first output BCH coding or the first output data after dividing them into two or more blocks; a second stage decoding unit for outputting second output BCH coding or second output data protected by the second output BCH coding by executing the BCH decoding in the output of the deinterleaving unit; an interleaving unit for outputting the second output BCH coding or the second output data by interleaving the second output BCH coding or the second output data after dividing them into two or more blocks; and an additional decoding unit for executing additional decoding for a decoding failure block by receiving decoding result information from the first and the second stage decoding unit and receiving the second BCH coding or the second output data protected by the second BCH coding.

Abstract translation: 本发明涉及用于连接的BCH的编码，解码和多层编码电路和方法，闪速存储器件的纠错电路和闪速存储器件。 本发明涉及一种连接的BCH多层解码电路，包括：第一级解码单元，用于通过接收一部分连接的BCH编码并执行BCH解码来输出第一输出BCH编码和受第一输出BCH编码保护的第一输出数据 ; 去交错单元，用于通过将第一输出BCH编码或第一输出数据分解为两个或更多个块来对其进行解交织来输出第一输出BCH编码或第一输出数据; 第二级解码单元，用于通过在去交错单元的输出中执行BCH解码来输出由第二输出BCH编码保护的第二输出BCH编码或第二输出数据; 交织单元，用于通过在将其分成两个或更多个块之后交织第二输出BCH编码或第二输出数据来输出第二输出BCH编码或第二输出数据; 以及附加解码单元，用于通过从第一和第二级解码单元接收解码结果信息并接收第二BCH编码或由第二BCH编码保护的第二输出数据来执行用于解码失败块的附加解码。

公开(公告)号：KR1020130095116A

公开(公告)日：2013-08-27

申请号：KR1020120016574

申请日：2012-02-17

Applicant: 한국과학기술원

Inventor： 강준혁 ,  하정석 ,  장남석 ,  강진규

IPC: H04W12/08 ,  H04W12/02

CPC classification number: Y02D70/00 ,  H04W12/02 ,  H04W12/08 ,  H04W12/12

Abstract: PURPOSE: Secure transmission amount calculation method and system using a relative distance variable in a wireless network in which a secure section exists are provided to calculate more realistic secure transmission amount by considering a relative distance between receiver and tapping node based on a transmitter. CONSTITUTION: A secure transmission amount calculation system determines a relative distance variable based on a radius of secure region and a distance between transmitter and receiver (401). The secure transmission amount calculation system determines optimal electric power distribution variable in a closed form (402). The secure transmission amount calculation system calculates a secure transmission amount by finding the optimal electric power distribution variable (403). [Reference numerals] (401) Determine a relative distance variable; (402) Determine an optimal electric power distribution variable; (403) Determine optimal secure transmission amount; (AA) Radius of a secure region(d_zone); (BB) Distance between a transmitter and a receiver(d_R); (CC) Secure transmission amount is closed; (DD) Disperse channel electric power; (EE) Secure transmission amount

Abstract translation: 目的：提供安全传输量计算方法和系统，使用在其中存在安全部分的无线网络中的相对距离变量，以通过考虑基于发射机的接收机和分接节点之间的相对距离来计算更真实的安全传输量。 构成：安全传输量计算系统基于安全区域的半径和发射机与接收机之间的距离确定相对距离变量（401）。 安全传输量计算系统以封闭形式确定最优电力分配变量（402）。 安全传输量计算系统通过找到最佳电力分配变量（403）来计算安全传输量。 （附图标记）（401）确定相对距离变量; （402）确定最优电力分配变量; （403）确定最佳安全传输量; （AA）安全区域的半径（d_zone）; （BB）发射机和接收机之间的距离（d_R）; （CC）安全传输量关闭; （DD）分散通道电力; （EE）安全传输量

公开(公告)号：KR101280142B1

公开(公告)日：2013-06-28

申请号：KR1020117006172

申请日：2009-10-08

Applicant: 조지아 테크 리서치 코오포레이션 ,  한국과학기술원

Inventor： 맥러프린,스티븐,윌리엄 ,  클린크,데미안 ,  하정석

IPC: H04L9/28

CPC classification number: H03M13/01 ,  H04L63/0428

Abstract: 보안통신의 전송기 장치(110T)는 비체계적오류제어 부호(NS ECC)를 메시지에 적용하여, 상기 메시지로의 원형을 포함하지 않는 부호화 비트들을 생성시키도록 구성된 부호기(170); 및 상기 주 채널 상에서 상기 부호화 비트들을 상기 수신기로 전송하도록 구성된 트랜스시버(720)를 포함한다.
보안통신 방법은 비체계적오류제어 부호(NS ECC)로 메시지를 부호화하여, 메시지의 원형이 나타나지 않게 부호화된 메시지를 생성시키는 단계; 및 주 채널(120) 상에서 상기 수신기로 상기 부호화된 메시지를 전송하는 단계를 포함한다.
상기 NS ECC는 상기 도청기 장치(140)가 전송기로부터의 기결정된 거리 Z(220)보다 먼 곳에 있는 경우, 상기 도청기 채널(150) 상에서의 비트 오류 확률은 기정의된 보안 문턱값(320)을 넘지 않지만, 주 채널상에서의 비트 오류 확률은 기정의된 신뢰도 문턱값(310)을 넘게 한다. 부호화된 비트 중 신뢰할 수 없는 비트는 상기 도청기 장치로 하여금 주 채널에서 메시지를 신뢰도 있게 복호화할 수 없게 만든다.

公开(公告)号：KR1020130054699A

公开(公告)日：2013-05-27

申请号：KR1020110120241

申请日：2011-11-17

Applicant: 한국과학기술원

Inventor： 하정석 ,  조성근

IPC: G11C29/42

CPC classification number: G11C29/42 ,  G06F11/1008 ,  G11C7/1006

Abstract: PURPOSE: An apparatus and method for correcting errors in a memory are provided to improve performance by obtaining reliability information which is similar to a soft decision value without an additional memory chip. CONSTITUTION: A memory core includes a plurality of memory cells. A control unit(100) determines whether to require additional information to determine errors in data read from a specific memory cell among a plurality of memory cells. A first input and output unit(200) receives the required additional information from the memory core. A processing unit(500) extracts reliability information of the data from the additional information. A second input and output unit(600) receives and outputs the reliability information from the processing unit. [Reference numerals] (100) Control unit; (200) First input and output unit; (300) Flash memory core; (400) Pattern storage unit; (500) First input and output unit; (600) Second input and output unit; (AA) Additional information request

Abstract translation: 目的：提供一种用于校正存储器中的错误的装置和方法，以通过获得与没有附加存储器芯片的软判决值相似的可靠性信息来提高性能。 构成：存储器芯包括多个存储单元。 控制单元（100）确定是否需要附加信息来确定从多个存储器单元中的特定存储器单元读取的数据中的错误。 第一输入和输出单元（200）从存储器核心接收所需的附加信息。 处理单元（500）从附加信息中提取数据的可靠性信息。 第二输入和输出单元（600）从处理单元接收并输出可靠性信息。 （附图标记）（100）控制单元; （200）第一输入输出单元; （300）闪存内核; （400）图案存储单元; （500）第一输入输出单元; （600）第二输入输出单元; （AA）附加信息请求

公开(公告)号：KR101206433B1

公开(公告)日：2012-11-29

申请号：KR1020090015915

申请日：2009-02-25

Applicant: 한국전자통신연구원 ,  한국과학기술원

Inventor： 최현균 ,  오현서 ,  김민기 ,  현명해 ,  하정석 ,  곽동용 ,  박종현

IPC: H03M13/00 ,  H04L29/02 ,  H04B7/26

Abstract: 본 발명은 천공 방법 및 그 장치, 그리고 천공 시 복호 방법에 관한 것이다.
정보를 수신하기 이전에 천공장치에서 전달받는 제어정보를 천공하는 장치는 특정 비트를 가지는 제어정보에 CRC(Cyclic-Redundancy Check) 부호를 연접하여 길쌈부호화한 부호어들을 생성하고, 생성한 부호어들의 해밍 무게를 계산하여 최소 자유거리를 찾아, 최소 자유거리를 토대로 부호어들의 집합을 구하여, 집합을 토대로 수열을 구한다. 또한, 장치는 수열이 포함하는 원소 중 가장 작은 원소를 찾아, 가장 작은 원소의 위치를 천공한다.
이로써, 본 발명은 전달하려는 제어정보에 CRC부호를 연접하여 오류검출 능력을 증대시키고, 천공을 사용하여 부호율을 고정시키며 오류정정 능력의 손실을 최소화할 수 있다.
PLCP, 길쌈부호, CRC부호, 천공

公开(公告)号：KR1020120061214A

公开(公告)日：2012-06-13

申请号：KR1020100122415

申请日：2010-12-03

Applicant: 한국과학기술원

Inventor： 하정석 ,  문재균 ,  오지은

IPC: G11C16/34 ,  G11C16/10 ,  G11C16/20

CPC classification number: G11C16/3404 ,  G06F11/1072 ,  G11C11/5628 ,  G11C16/0483 ,  G11C16/10 ,  G11C29/42

Abstract: PURPOSE: A trellis coded modulation method, a trellis coded modulation circuit, an error correcting circuit, a method for inputting data of a flash memory device and the flash memory device are provided to minimize interference between cells by decreasing an error rate due to an E-PH pattern. CONSTITUTION: A convolutional encoder(11) receives the first input data of k bits among input data of n bits. The k is smaller than the n. The convolutional encoder outputs the encoded input data of k+r bits by adding the surplus data of r bits to the first input data of k bits. An m dimensional modulator(12) rearranges m modulation data on an m dimensional trellis point by receiving the encoded input data of k+r bits and the second input data of the n-k bits except the first input data. The m dimensional modulator stores the m modulation data in m memory cells of a flash memory device by corresponding to the rearranged trellis point.

Abstract translation: 目的：提供网格编码调制方法，网格编码调制电路，纠错电路，用于输入闪速存储器件和闪速存储器件的数据的方法，以通过降低由于E产生的误差率来最小化单元之间的干扰 -PH图案。 构成：卷积编码器（11）在n位的输入数据中接收k位的第一输入数据。 k小于n。 卷积编码器通过将r位的剩余数据与k位的第一输入数据相加来输出k + r位的编码输入数据。 m维调制器（12）通过接收除了第一输入数据之外的k + r位和n-k位的第二输入数据的编码输入数据，重新排列m维格点上的m个调制数据。 m维调制器通过对应于重新布置的网格点将m个调制数据存储在闪存设备的m个存储单元中。