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    수평 구조의 플렉서블 유기 태양 전지 및 그의 제조방법
    41.
    发明公开
    수평 구조의 플렉서블 유기 태양 전지 및 그의 제조방법 审中-实审
    具有侧向结构的柔性有机太阳能电池及其制造方法

    公开(公告)号：KR1020170020719A

    公开(公告)日：2017-02-23

    申请号：KR1020170021391

    申请日：2017-02-17

    Applicant: 재단법인 나노기반소프트일렉트로닉스연구단

    Inventor： 조길원 ,  김민 ,  박종환

    IPC: H01L51/44 ,  H01L51/00 ,  H01L31/0256

    CPC classification number: Y02E10/549 ,  H01L51/442 ,  H01L51/0097 ,  H01L2031/0344

    Abstract: 본발명은플렉서블기재; 플렉서블기재상에소정의간격을두고수평적으로배치되는두 개의전극; 및두 개의전극사이에형성된광활성층;을포함하는플렉서블유기태양전지이고, 광활성층이전자주개형유기반도체및 전자받개형유기반도체중 선택된어느하나의나노와이어; 및전자주개형유기반도체및 전자받개형유기반도체중 선택된다른하나의유기반도체;를포함하고, 나노와이어는길이방향의평균배향이두 개의전극을잇는최단거리의직선방향과같은플렉서블유기태양전지에관한것이다. 이에의하여, 기판이나전극을다양한소재로확대적용하여플렉서블소자의제조를용이하게할 수있고, 그구조가수평형으로직렬또는병렬연결을전극패턴화로간편하게수행하여대면적의모듈형유기태양전지를실현할수 있다. 또한, 광활성층에나노와이어형태의유기반도체를도입함으로써광전하입자들이전기에너지로효율적으로변환될수 있고, 나노와이어가일정한방향으로배향됨으로써광활성층의전하이동도를향상시킬수 있다.

    유리전이온도를 갖는 저분자 물질을 포함하는 적층체 및 그의 제조방법
    44.
    发明授权
    유리전이온도를 갖는 저분자 물질을 포함하는 적층체 및 그의 제조방법 有权
    包含小分子材料的层压结构及其制备方法

    公开(公告)号：KR101577989B1

    公开(公告)日：2015-12-17

    申请号：KR1020140140489

    申请日：2014-10-17

    Applicant: 재단법인 나노기반소프트일렉트로닉스연구단

    Inventor： 조길원 ,  오준학 ,  강보석 ,  장문정 ,  정윤영

    IPC: H01L51/30 ,  C09K11/06 ,  H01L51/40

    CPC classification number: H01L51/0032

    Abstract: 본발명은기재; 기재상에위치하고, 유리전이온도(T)를갖는저분자물질을포함하는유기중간층; 및유기중간층상에위치하는유기반도체층;을포함하는적층체에관한것이다. 이에의하여, 적층체의절연체상에저분자물질을포함하는유기중간층을도입함으로써유기반도체의높은결정화도와큰 결정립을구현하며, 이에따라종래의유기반도체박막에비하여전기적특성을향상시켜이와같은적층체를포함하는유기전자소자의효율을향상시킬수 있다.

    Abstract translation: 本发明涉及一种层叠体，包括：基材; 设置在基材上并包含玻璃化转变温度（T_g）的低分子材料的有机中间层; 以及设置在有机中间层上的有机半导体层，通过将包含低分子材料的有机中间层引入到层压体的绝缘体上，从而实现有机半导体的高结晶度和大晶粒。 因此，本发明比传统的有机半导体薄膜提高了电气特性，从而提高了包括层压体的有机电气装置的效率。

    커버부재를 이용한 그래핀의 제조방법 및 그를 포함하는 전자소자의 제조방법
    45.
    发明授权
    커버부재를 이용한 그래핀의 제조방법 및 그를 포함하는 전자소자의 제조방법 有权
    使用覆盖物制备石墨的方法和制备包含其的电子器件的方法

    公开(公告)号：KR101484770B1

    公开(公告)日：2015-01-21

    申请号：KR1020130074246

    申请日：2013-06-27

    Applicant: 재단법인 나노기반소프트일렉트로닉스연구단

    Inventor： 조길원 ,  봉효진

    IPC: C01B31/02 ,  C23C16/06 ,  B01J23/755

    CPC classification number: C01B31/0453 ,  C01B32/186 ,  C01B2204/32 ,  C23C16/0272 ,  C23C16/26 ,  Y02P20/149

    Abstract: 본 발명의 실시예는 그래핀 및 그의 제조방법을 제공한다. 본 발명의 그래핀의 제조방법은 기재상에 금속 촉매층을 형성하는 단계(단계 a); 단계 a의 금속 촉매층상에 커버 부재를 도입하는 단계(단계 b); 및 화학기상증착을 수행하여 단계 b의 금속 촉매층 상에 그래핀을 성장시키는 단계(단계 c);를 포함한다. 이에 의하여, 화학기상증착 장치 내에서 금속 촉매 분자의 응집을 촉진함과 동시에, 커버 부재의 영향으로 금속 촉매의 기상 증발을 방지함으로써 금속 촉매 표면의 마이크로 단위의 그레인 바운더리(Grain Boundary)의 크기를 줄여 합성된 그래핀의 투명성 등의 퀄리티를 향상시킬 수 있다. 또한, 탄소 원천(source)의 가스의 다양한 농도에서 성장하는 그래핀 시트를 합성할 수 있으며, 화학기상증착 장치 내의 한정된 공간 내에서 효율적으로 대량생산을 할 수 있다.

    그래핀을 포함한 적층체 및 그의 제조방법
    46.
    发明公开
    그래핀을 포함한 적층체 및 그의 제조방법 有权
    包含石墨的层压体及其制备方法

    公开(公告)号：KR1020140017787A

    公开(公告)日：2014-02-12

    申请号：KR1020120084315

    申请日：2012-08-01

    Applicant: 재단법인 나노기반소프트일렉트로닉스연구단

    Inventor： 조길원 ,  조새벽 ,  김광수 ,  홍병희 ,  박재성

    IPC: H01L51/00 ,  B32B9/00 ,  H01L29/786

    CPC classification number: B32B9/007 ,  H01L29/1606 ,  H01L29/78696

    Abstract: Disclosed are laminations comprising graphene and a method for manufacturing the same. The laminations of the present invention comprise self-assembled monolayers (SAMs) including a first molecule having one selected from an electron-donating group and an electron-withdrawing group; a graphene layer which is arranged on the SAMs and includes graphene; a thin film layer which is arranged on the graphene layer and includes a second molecule having one selected from the electron-donating group and the electron-withdrawing group; and a base which is arranged on the opposite surface to the surface facing the graphene layer among both surfaces of the SAMs or on the opposite surface to the surface facing the graphene layer among both surfaces of the thin film layer. Therefore, an electron device or a transistor device including the laminations of the present invention is manufactured by reforming both of double layered upper and lower graphene layers based on a molecular method, thereby improving the performance due to a higher on/off current ratio than the existing graphene device without requiring a high resolution lithography process, simplifying the manufacturing processes, and saving the costs.

    Abstract translation: 公开了包括石墨烯的叠片及其制造方法。 本发明的叠片包括自组装单层（SAM），其包括选自供电子基团和吸电子基团的第一分子; 石墨烯层，其布置在SAM上并且包括石墨烯; 薄膜层，其设置在石墨烯层上，并且具有选自供电子基团和吸电子基团的第二分子; 以及在所述SAM的两个表面之间或与所述薄膜层的两个表面中的面向所述石墨烯层的表面的相反表面上的与面向所述石墨烯层的表面相反的表面上配置的基部。 因此，通过基于分子法对双层上，下石墨烯层进行重整来制造包含本发明的层叠体的电子器件或晶体管器件，由此能够提高由于比开关电流比高于 现有的石墨烯器件，而不需要高分辨率光刻工艺，简化了制造工艺，节省了成本。

    수직적층구조의 3차원 정적램 코어 셀 및 그를 포함하는 정적램 코어 셀 어셈블리
    50.
    发明公开
    수직적층구조의 3차원 정적램 코어 셀 및 그를 포함하는 정적램 코어 셀 어셈블리 审中-实审
    垂直层结构的三维静态RAM核心单元和包含它的静态RAM核心单元组件

    公开(公告)号：KR1020170078373A

    公开(公告)日：2017-07-07

    申请号：KR1020150188828

    申请日：2015-12-29

    Applicant: 포항공과대학교 산학협력단 ,  재단법인 나노기반소프트일렉트로닉스연구단

    Inventor： 권지민 ,  정성준 ,  김재준 ,  조길원 ,  경수정

    IPC: H01L27/11 ,  H01L51/05 ,  H01L27/28 ,  H01L27/06 ,  H01L21/768 ,  H01L51/00

    CPC classification number: H01L21/768 ,  H01L27/06 ,  H01L27/11 ,  H01L27/28 ,  H01L51/00 ,  H01L51/05

    Abstract: 게이트전극, 소스전극및 드레인전극을각각갖는 6개의박막트랜지스터로구성되는정적램코어셀이고, 정적램코어셀은비트라인과워드라인에각각연결되어데이터의기록및 독출을선택하는 2개의스위칭용박막트랜지스터; 및전원전압(Vdd) 또는접지전압(Vss)에연결되어데이터가기록및 독출되는 4개의데이터저장용박막트랜지스터를포함하고, 정적램코어셀은 6개의박막트랜지스터중에서선택된 2개의박막트랜지스터를포함하는제1 트랜지스터층; 제1 트랜지스터층상에위치하고, 나머지 4개의박막트랜지스터중에서선택된 2개의박막트랜지스터를포함하는제2 트랜지스터층; 및제2 트랜지스터층상에위치하고, 나머지 2개의박막트랜지스터를포함하는제3 트랜지스터층;을포함하고, 제1 트랜지스터층의 1종이상의전극과제2 트랜지스터층의 1종이상의전극이전기적연결되고, 제2 트랜지스터층의 1종이상의전극과제3 트랜지스터층의 1종이상의전극이전기적연결된것인수직적층구조의 3차원정적램코어셀이제공된다. 이에의하여, 본발명의수직적층구조의 3차원정적램코어셀은동일한평면상에동일한타입의유기트랜지스터를배치하여수직으로적층시킴으로써메모리소자제조시상이한타입의유기트랜지스터를형성하기위한복잡한패터닝공정을생략하고, 메모리소자가차지하는면적을줄여반도체회로의집적도를향상시킬수 있다.

    Abstract translation: 包括每一个都具有栅极电极，源极电极和分别漏电极，SRAM核心单元为被连接到所述位线和字线上的两个开关选择记录和读取数据6个薄膜晶体管的SRAM核心单元 薄膜晶体管; 并且被连接到电源电压（Vdd）或接地电压（VSS）的数据包括要被写入的四个数据存储薄膜晶体管和读出，从六个TFT选自包括两个薄膜晶体管的SRAM核心单元 第一晶体管层; 第二晶体管层，位于所述第一晶体管层上并且包括从剩余的四个薄膜晶体管中选择的两个薄膜晶体管; Mitje第二晶体管位于该层上，包括另外两个薄膜晶体管的第三晶体管层包括，并且在第一晶体管层的第一纸张并电连接到第二晶体管的电极分配第二晶体管层中的所述一个部件上的电极 提供垂直层结构的三维静态柱塞芯单元，其中三晶体管层的一个或多个纸层上的电极电连接。 以这种方式，本发明的垂直层结构的三维SRAM核心单元是用于通过将相同类型的有机晶体管中垂直堆叠在同一平面制造存储元件形成的不同类型的有机晶体管的复合构图步骤 存储元件占据的面积可以减小，并且可以提高半导体电路的集成度。

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