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公开(公告)号：KR100737904B1
公开(公告)日：2007-07-10
申请号：KR1020030098205
申请日：2003-12-27
Applicant: 한국전자통신연구원
IPC: G06F13/14
Abstract: 본 발명은 마스터/슬레이브 디바이스간의 인터페이스 장치 및 그 방법에 관한 것이다.
본 발명에서는 제1 마스터/슬레이브 디바이스가 마스터 기능을 사용하여 제2 마스터/슬레이브 디바이스에 있는 슬레이브 기능에 억세스를 하기 위해 트랜잭션을 발생시키면, 제1 마스터/슬레이브 디바이스는 상기 제2 마스터/슬레이브 디바이스로 전송할 데이터를 요청 출력 버퍼에 임시 저장한다. 콘트롤 신호 다중화기를 통해 입력 가능 신호를 수신하면, 상기 요청 출력 버퍼에 저장된 데이터를 상기 콘트롤 신호 다중화기 및 주소/데이터 출력 다중화기를 통해 상기 제2 마스터/슬레이브 디바이스로 전송한다. 이에 상기 제2 마스터/슬레이브 다바이스는 상기 제1 마스터/슬레이브 디바이스의 출력 데이터를 요청 입력 버퍼를 통해 수신하여 수신된 출력 데이터에 대응하는 응답 데이터를 생성하여 응답 출력 버퍼에 임시 저장한다. 이후 제1 마스터/슬레이브 디바이스로부터 입력 가능 신호를 수신할 때에 상기 응답 출력 버퍼에 저장된 응답 데이터를 상기 제1 마스터/슬레이브 디바이스로 전송한다. 이러한 본 발명에 따르면, 데드락이 방지되고 클록 속도 보상이 가능하다.
데드락, 인터페이스, 마스터 디바이스, 슬레이브 디바이스-
公开(公告)号：KR100655661B1
公开(公告)日：2006-12-11
申请号：KR1020040103776
申请日：2004-12-09
Applicant: 한국전자통신연구원
IPC: H04B7/02
CPC classification number: H04B7/0897 , H04B1/7103 , H04B1/71052 , H04L25/0204
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 배열 안테나 기지국의 시공간 다중 사용자 신호 검출 장치 및 그 방법에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 기지국 시스템에서 배열 안테나를 통해 입력되는 수신신호를 이용하여 벡터 채널을 추정하고 상기 추정된 벡터 채널과 사용자 코드를 이용하여 생성한 시스템 행렬을 제로 강제 평가 알고리즘에 적용하여 수신신호에 대한 간섭을 제거함으로써, 시공간 정보를 정확하게 추정할 수 있는, 배열 안테나 기지국의 시공간 다중 사용자 신호 검출 장치 및 그 방법을 제공하는데 그 목적이 있음.
3. 발명의 해결방법의 요지
본 발명은, 배열 안테나 기지국의 시공간 다중 사용자 신호 검출 장치에 있어서, 배열 안테나를 통해 수신되는 신호를 각 안테나 별로 오버 샘플링하여 디지털 기저대역 신호로 변환하기 위한 수신신호 처리수단; 상기 수신신호 처리수단으로부터 수신신호를 전달받아 데이터와 기준신호로 분리하기 위한 데이터/기준신호 분리수단; 상기 데이터/기준신호 분리수단으로부터 기준신호를 전달받아 각 안테나 별 각 사용자의 다중경로 채널을 추정하기 위한 채널 추정수단; 상기 데이터/기준신호 분리수단으로부터의 기준신호와 상기 채널 추정수단으로부터의 다중경로 채널을 전달받아 각 사용자의 다중경로 채널에 대한 빔형성 가중치 벡터를 생성하기 위한 빔형성 가중치 벡터 발생수단; 상기 채널 추정수단으로부터의 각 사용자의 다중경로 채널과 상기 빔형성 가중치 벡터 발생수단으로부터의 빔형성 가중치 벡터를 전달받아 각 안테나 별 각 사용자에 대한 시스템 행렬 및 상기 시스템 행렬의 상관 행렬 합을 생성하기 위한 시스템 행렬 발생수단; 상기 데이터/기준신호 분리수단으로부터의 데이터와 상기 시스템 행렬 발생수단으로부터의 시스템 행렬을 전달받아 각 안테나별 데이터에 시스템 행렬을 곱해주기 위한 코드정합 필터수단; 상기 코드정합 필터수단에서 시스템 행렬이 곱해진 각 안테나별 데이터 신호를 합성하기 위한 신호 합성수단; 및 상기 시스템 행렬 발생수단으로부터 전달받은 시스템 상관 행렬 합과 상기 신호 합성수단으로부터 전달받은 신호 합성값을 이용하여 간섭 신호를 제거하기 위한 간섭 제거수단을 포함함.
4. 발명의 중요한 용도
본 발명은 CDMA 기지국 시스템 등에 이용됨.
배열 안테나, 기지국, 시공간 다중 사용자 신호 검출, 채널 추정, 빔형성 가중치 벡터 발생, 시스템 행렬, 간섭 제거-
公开(公告)号：KR100646858B1
公开(公告)日：2006-11-23
申请号：KR1020050090066
申请日：2005-09-27
Applicant: 한국전자통신연구원
CPC classification number: H04L69/16 , H04L69/161 , H04L69/162
Abstract: 본 발명은 네트워크 프로토콜 계층을 이용하는 네크워크 응용 프로그램에서 프로토콜 계층과의 연결 역할을 하는 소켓의 정보를 생성및 관리하기 위한 하드웨어 장치 및 방법에 관한 것이다.
소켓의 정보를 생성및 관리하기 위한 하드웨어 장치는, 소정 네트워크 프로그램의 소켓 생성 및 삭제 요청을 받아 소켓의 생성 및 삭제 명령을 처리하는 TCP 송신전용프로세서; 새로운 패킷을 수신하면, 해당 소켓 ID의 검색 신호를 생성하는 TCP 수신전용프로세서; 상기 TCP 송신전용프로세서의 명령에 따라 소켓 ID의 생성 및 삭제 처리를 수행하고, 상기 TCP 수신전용프로세서의 명령에 따라 소켓 ID를 검색하여 상기 TCP 송신전용프로세서로 제공하는 소켓 관리부; 및 상기 TCP 송신전용프로세서의 제어에 따라 소켓 정보를 저장하고, 상기 TCP 수신전용프로세서로 소켓 정보를 제공하는 메모리부;를 포함한다.
소켓(Socket), 전송제어프로토콜(TCP), TOE(TCP Offload Engine), 소켓 생성 및 검색, 락킹(Locking) 기법-
公开(公告)号：KR100602872B1
公开(公告)日：2006-07-28
申请号：KR1020040098749
申请日：2004-11-29
Applicant: 한국전자통신연구원
Abstract: 본 발명은 ＰＣＩ 익스프레스 프로토콜용 다중채널 스큐 제거 장치에 관한 것으로, 특히 PHY 레이어 수신부(110)로부터 데이터 및 컨트롤 신호를 입력받아 COM 심볼이 상위 바이트에서 검출될 경우에만 얼라인 신호를 출력하는 COM 정렬버퍼 제어부(231); COM 정렬버퍼 제어부(231)의 제어하에 PHY 레이어 수신부(110)의 신호를 COM 정렬하는 다수개의 COM 정렬 버퍼(232); COM 정렬 버퍼(232)의 출력 신호의 COM 심볼 위치를 비교하여 그 위치를 기반으로 먹스 제어신호를 출력하는 디스큐 버퍼 제어부(233); 및 다수개의 COM 정렬 버퍼(232)를 통해 COM 정렬된 신호를 각각 입력받은 후 각각 스큐 제거 동작을 수행하는 다수개의 디스큐 버퍼(244)로 구성된 것을 특징으로 하며, 이러한 본 발명은 시스템 구현시 16비트로 구성된 다중 레인 간의 스큐로 인한 채널별로 병렬화된 데이터의 동기가 어긋나는 현상을 없애주어 시스템 구현의 안정화를 제공해 준다는 뛰어난 효과가 있다.
PCI 익스프레스 프로토콜, 다중채널 스큐 제거, PHY 레이어, MAC 레이어,Abstract translation: 用于PCI Express协议的多通道偏移消除设备技术领域本发明涉及用于PCI Express协议的多通道偏斜消除设备，并且更具体地涉及用于PCI Express协议的多通道偏斜消除设备，其中COM对齐缓冲器 控制单元231; 多个COM对齐缓冲器232，用于在COM对齐缓冲器控制单元231的控制下对物理层接收单元110的信号进行对齐; 出队缓冲器控制单元233，用于比较COM对齐缓冲器232的输出信号的COM符号位置，并基于COM符号的位置输出多路复用控制信号; 以及多个出队缓冲器244，用于分别通过多个COM对准缓冲器232接收COM对准信号并执行偏斜抵消操作。 并且消除了由于由比特构成的多个通道之间的偏斜而导致的由每个通道并行化的数据的同步，从而提供了系统实现的稳定性。
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公开(公告)号：KR1020060064511A
公开(公告)日：2006-06-13
申请号：KR1020050090066
申请日：2005-09-27
Applicant: 한국전자통신연구원
CPC classification number: H04L69/16 , H04L69/161 , H04L69/162
Abstract: 본 발명은 네트워크 프로토콜 계층을 이용하는 네크워크 응용 프로그램에서 프로토콜 계층과의 연결 역할을 하는 소켓의 정보를 생성및 관리하기 위한 하드웨어 장치 및 방법에 관한 것이다.
소켓의 정보를 생성및 관리하기 위한 하드웨어 장치는, 소정 네트워크 프로그램의 소켓 생성 및 삭제 요청을 받아 소켓의 생성 및 삭제 명령을 처리하는 TCP 송신전용프로세서; 새로운 패킷을 수신하면, 해당 소켓 ID의 검색 신호를 생성하는 TCP 수신전용프로세서; 상기 TCP 송신전용프로세서의 명령에 따라 소켓 ID의 생성 및 삭제 처리를 수행하고, 상기 TCP 수신전용프로세서의 명령에 따라 소켓 ID를 검색하여 상기 TCP 송신전용프로세서로 제공하는 소켓 관리부; 및 상기 TCP 송신전용프로세서의 제어에 따라 소켓 정보를 저장하고, 상기 TCP 수신전용프로세서로 소켓 정보를 제공하는 메모리부;를 포함한다.
소켓(Socket), 전송제어프로토콜(TCP), TOE(TCP Offload Engine), 소켓 생성 및 검색, 락킹(Locking) 기법-
Patent Agency Ranking
公开(公告)号：KR100498233B1
公开(公告)日：2005-07-01
申请号：KR1020020066844
申请日：2002-10-31
Applicant: 한국전자통신연구원
IPC: G11C7/00
CPC classification number: G11C8/04
Abstract: 본원발명은 저속의 복수개 메모리를 이용하여 고속의 선입선출 동작을 수행하는 선입선출 메모리 회로는 표준 라이브러리 메모리를 이용한 선입선출 메모리 회로에 관한 것으로, N(N>1) 개의 동기식 듀얼 포트 메모리들로 구성된 메모리 블록과, N 개의 동기식 듀얼 포트 메모리들의 읽기 어드레스를 지정하는 단일 읽기 포인터와, N 개의 메모리들의 쓰기 어드레스를 지정하는 단일 쓰기 포인터와, 읽기/쓰기 어드레스에 따라 N 개의 메모리들 중에서 어느 하나의 메모리를 선택하고, 소스 클럭 신호를 n(n=N, n>1) 분주된 n 개의 읽기/쓰기 클럭 신호로 생성하며, 1/n 주기 차이를 갖는 n 개의 읽기/쓰기 클럭 신호를 상기 선택된 메모리부터 해당 메모리에 직접 분배하여 데이터를 입출력시키는 메모리 제어부를 포함한다.
이와 같이, 본 발명은 주문형 반도체 설계에 있어서 표준 라이브러리(standard cell library)를 이용하여 생성된 저속 메모리로 고속의 선입선출 메모리 구성이 가능하므로, 메모리와 일반 로직 회로의 속도 격차에 따른 선입선출 메모리의 비효율성을 제거하고, 간단하면서도 효율적인 제어회로를 통하여 설계시간의 단축과 공정/설계 변경에 따른 설계 비용을 최소화 할 수 있다.-
公开(公告)号：KR100492911B1
公开(公告)日：2005-06-02
申请号：KR1020030057683
申请日：2003-08-20
Applicant: 한국전자통신연구원
IPC: G06F15/16
Abstract: 본 발명은 각 집적회로 칩이 상대 칩으로 신호를 전송하거나 상대 칩으로부터 신호를 수신하기 위하여 입출력 버퍼를 각각 구비하고 있는 적어도 둘 이상의 집적회로 칩이 구비된 하드웨어 환경에 적용되며, 상기 출력 버퍼의 전류를 자동적으로 제어하기 위한 장치에 관한 것이다. 신호 무결성 검사부는 상기 입력 버퍼를 통해 상대 칩으로부터 수신된 신호의 상태를 검사하여 그 결과를 신호 무결성 제어부에 출력한다. 상기 신호 무결성 제어부는 상기 신호 무결성 검사부로부터의 검사 결과를 소정의 프로토콜에 따라 변환하여 상대 칩으로 전송함과 동시에, 상대 칩으로부터의 검사 결과를 받아들여 그 결과에 따라 상기 출력 버퍼의 전류를 제어함으로써 상기 출력 버퍼를 통해 칩 내부의 신호가 상대 칩으로 전송되도록 한다. 상기 신호 무결성 제어부에서 상대 칩으로의 검사 결과 전송과 상기 상대 칩으로부터 상기 신호 무결성 제어부로의 검사 결과 수신은 직렬 인터페이스 수단에 의해 수행된다.
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公开(公告)号：KR1020050020041A
公开(公告)日：2005-03-04
申请号：KR1020030057683
申请日：2003-08-20
Applicant: 한국전자통신연구원
IPC: G06F15/16
Abstract: PURPOSE: A device and a method for automatically controlling an output buffer current of an IC chip, and an IC using the same are provided to guarantee SI(System Integrity) and minimum power consumption of an output buffer without analyzing the signals of a PCB(Printed Circuit Board) by automatically controlling the current of the output buffer in the counter chip according to relative load among multiple IC chips. CONSTITUTION: An SI checker(500) outputs a result by checking a state of the signal received from the counter chip through an input buffer(230). An SI controller(400) converts/transmits a check result of the SI checker to the counter chip based on a specified protocol and transmits the signal in the chip to the counter chip through the output buffer(210) by controlling the current of the output buffer according to the check result received from the counter chip. An SI I/O(Input/Output) pad(250,260) performs check result transmission from the SI controller to the counter chip and check result reception from the counter chip to the SI controller.
Abstract translation: 目的：提供一种用于自动控制IC芯片的输出缓冲电流的装置和方法，以及使用其的IC的IC（系统完整性）和最小功耗，而不分析PCB的信号（ 印刷电路板）通过根据多个IC芯片之间的相对负载自动控制计数器芯片中的输出缓冲器的电流。 构成：SI检查器（500）通过检查通过输入缓冲器（230）从计数器芯片接收的信号的状态来输出结果。 SI控制器（400）基于指定的协议将SI检查器的检查结果转换/发送到计数器芯片，并通过输出缓冲器（210）通过控制输出的电流将芯片中的信号发送到计数器芯片 根据从计数器芯片接收的检查结果缓冲。 SI I / O（输入/输出）焊盘（250,260）执行从SI控制器到计数器芯片的检查结果传输，并检查从计数器芯片到SI控制器的结果接收。
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公开(公告)号：KR100243100B1
公开(公告)日：2000-02-01
申请号：KR1019970038477
申请日：1997-08-12
Applicant: 한국전자통신연구원
IPC: G06F15/16
CPC classification number: G06F9/3826 , G06F9/30116 , G06F9/30123 , G06F9/3017 , G06F9/3824 , G06F9/3836 , G06F9/3838 , G06F9/3863 , G06F9/3877 , G06F12/0888 , G06F15/7864
Abstract: 본 발명은 다수의 주프로세서 및 보조 프로세서를 갖는 프로세서의 구조 및 보조 프로세서 공유 방법에 관한 것으로, 보조 프로세서 명령 수행시 예외 상황이 발생한 경우에는 대피 레지스터 화일을 이용하여 주프로세서가 보조 프로세서 명령을 입력할 때 레지스터 화일 상태를 보존하고 이후에 보조 프로세서로부터 예외 상황 발생 통보가 오면 보존된 상태로 되돌리는 방법을 사용하였다. 또한 상대적으로 작고 주프로세서가 빈번하게 사용되는 일차 캐시 사용에 따라 캐시 효율이 저하되는 문제점을 해결하기 위하여 일차 캐시 바이패스 기능을 제안하고, 주프로세서가 보조 프로세서로 명령어를 전송할 경우 수행 속도가 저하되는 문제점을 해결하기 위하여 별도의 레지스터 화일을 제공하여 프로세서의 병렬성을 높이고 효율성을 향상시킬 수 있는 다수의 주프로세서 및 보조 프로세서를 갖는 프로세서의 구조 및 보조 프로세서 공유 방법이 제시된다.
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