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公开(公告)号：KR1020070061307A
公开(公告)日：2007-06-13
申请号：KR1020060090365
申请日：2006-09-19
Applicant: 한국전자통신연구원
Abstract: An SoC equipped with a hybrid communication tool using an on-chip bus and an on-chip network is provided to realize excellent performance by using a suitable communication route according to property of data transmission, as the on-chip bus and the on-chip network are simultaneously applied to the SoC. A processor(200) controls operation of the hardware modules included in the SoC. Each slave module(220) is operated by receiving control of the processor. Each master module(240) is operated without receiving the control of the processor while controlling the slave module. The on-chip bus(210) is a data communication route between the processor and the slave module. The on-chip network(230) is the data communication route between the master module and the slave module. A slave-master module is operated by receiving the control of the processor while controlling the slave module. The slave-master module(250) communicates the data with the processor through the on-chip bus and communicates the data with the slave module through the on-chip network.
Abstract translation: 提供了使用片上总线和片上网络的混合通信工具的SoC，通过使用根据数据传输特性的合适的通信路由，作为片上总线和片上 网络同时应用于SoC。 处理器（200）控制包括在SoC中的硬件模块的操作。 每个从模块（220）通过接收处理器的控制来操作。 每个主模块（240）在控制从模块的同时操作而不接收处理器的控制。 片上总线（210）是处理器和从模块之间的数据通信路由。 片上网络（230）是主模块和从模块之间的数据通信路由。 通过在控制从模块的同时接收处理器的控制来操作从主模块。 从主模块（250）通过片上总线与处理器通信数据，并通过片上网络与从模块通信数据。
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公开(公告)号：KR100670820B1
公开(公告)日：2007-01-19
申请号：KR1020050063265
申请日：2005-07-13
Applicant: 한국전자통신연구원
Abstract: 본 발명은 온칩네트워크 인터페이스 장치 및 방법에 관한 것으로, 다수개로 이루어진 온칩네트워크 포트; 상기 온칩네트워크 포트중 어느 하나로부터 전송받은 데이터를 다른 온칩네트워크 포트로 전송하는 스위치; 및 AMBA 온칩 버스 프로토콜로 설계된 IP 모듈로부터 입력받은 AMBA 신호를 인터페이스하여 상기 온칩네트워크 포트로 출력하고, 상기 온칩네트워크 포트로부터 받은 온칩네트워크 신호를 인터페이스하여 상기 IP 모듈로 출력하는 인터페이스부;로 구성된다. 따라서, AMBA 2.0 온칩 버스 프로토콜에 따르는 신호와 온칩네트워크 프로토콜에 따르는 신호를 인터페이스 하는 장치 및 방법을 통하여 보다 빠른 전송속도로 통신을 수행할 수 있다.
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公开(公告)号：KR100594965B1
公开(公告)日：2006-06-30
申请号：KR1020030095708
申请日：2003-12-23
Applicant: 한국전자통신연구원
IPC: G06F9/445
Abstract: 1. 청구범위에 기재된 발명이 속하는 기술분야
본 발명은, 애플리케이션 특수 명령어 세트 프로세서 합성을 위한 분기/병합 노드 최적화 합성 방법에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은, 애플리케이션 특수 명령어 세트 프로세서(ASIP) 합성 과정에서 생성되는 제어 데이터 흐름 그래프(CDFG : Control Data Flow Graph)를 깊이 우선 탐색(Breath First Search)하면서 분기 트리를 생성하고, 상기 생성한 분기 트리를 이용하여 상기 제어 데이터 흐름 그래프(CDFG)에서 제어 노드를 제외한 데이터 노드를 추출하여 병합함으로써, 명령어 내에 존재하는 공통의 회로(연산자)를 상호 공유하도록 하기 위한, 애플리케이션 특수 명령어 세트 프로세서 합성을 위한 분기/병합 노드 최적화 합성 방법을 제공하는데 그 목적이 있음.
3. 발명의 해결 방법의 요지
본 발명은, 애플리케이션 특수 명령어 세트 프로세서 합성을 위한 분기/병합 노드 최적화 합성 방법에 있어서, 애플리케이션 특수 명령어 세트 프로세서(ASIP)의 명령어 집합 내의 각 명령어에 상응하는 제어 데이터 흐름 그래프(CDFG)에 대하여 깊이 우선 탐색(Breath First Search)하여 분기/병합 노드에 상응하는 분기 트리를 생성하는 분기 트리 생성 단계; 상기 생성한 분기 트리 내의 에지에 고유 번호를 부여하고, 상기 분기 트리를 이용하여 상기 제어 데이터 흐름 그래프(CDFG) 내의 에지에 상응하는 고유 번호를 부여하는 에지 번호 부여 단계; 상기 제어 데이터 흐름 그래프(CDFG) 내에서 동일 에지 번호를 가지는 데이터 노드를 병합하는 노드 병합 단계; 및 상기 제어 데이터 흐름 그래프(CDFG)에 포함된 각각의 노드에 대하여 하드웨어 라이브러리 내에서 상응하는 하드웨어 연산자를 찾아내어 각각의 노드에 바인딩 변환하고, 상기 병합한 데이터 노드에 대하여서는 다중화 회로(MUX)를 삽입하고 선택 제어 신호를 설정하는 회로 합성 단계를 포함함.
4. 발명의 중요한 용도
본 발명은 애플리케이션 특수 명령어 세트 프로세서(ASIP) 등에 이용됨.
애플리케이션 특수 명령어 세트 프로세서(ASIP), 분기(Branch) 노드, 병합(Join) 노드, 제어 데이터 흐름 그래프(CDFG), 분기 트리, 데이터 노드, 제어 에지-
Patent Agency Ranking
公开(公告)号：KR1020060067070A
公开(公告)日：2006-06-19
申请号：KR1020050013904
申请日：2005-02-19
Applicant: 한국전자통신연구원
Abstract: 온칩 네트워크 토폴로지 생성 장치 및 그 방법이 개시된다. 알고리즘 단계의 설계 사양이 구현된 레퍼런스 코드를 수행하여 IP 모듈간의 통신 요구량을 분석하고, IP 모듈들간의 통신 요구량을 기초로 IP 모듈들을 최하위 자식노드로 하는 이진트리를 생성한다. 그리고, 이진트리의 소정 중간노드와 연결된 하위 노드들과 소정 중간노드와의 병합 가능한 모든 경우 중에서 면적 및 통신지연시간을 기초로 정의된 비용함수의 값이 최소가 되는 병합을 선택하는 과정을 이진트리의 루트 노드까지 수행하여 트리를 재구성한다. 이로써, 면적 및 통신 지연 시간이 최소가 되는 온칩 네트워크 토폴로지를 생성할 수 있다.
온칩 네트워크 토폴로지, IP 모듈, 통신 요구량, 이진 트리-
公开(公告)号：KR100505846B1
公开(公告)日：2005-08-03
申请号：KR1020020081478
申请日：2002-12-18
Applicant: 한국전자통신연구원
IPC: G06T5/00
Abstract: 본 발명은 스키메틱 편집기 내에 구현된 버스 신호선 연결도 추출기에 관한 것이다. 버스 신호선 연결도 추출기는 스키메틱 편집기 상에서 전자회로 설계자가 버스 신호선을 사용하여 그림 형태로 입력한 전자 회로도로부터 기본 소자들 간의 전기적 연결 관계인 네트리스트를 추출한다. 신호선들의 기하학적 상호 관계를 검사하여 전기적으로 연결된 동일한 네트의 신호선인지, 아니면 별개의 신호선인지를 판별하는 기능을 수행하므로써 버스 신호선 및 단일 신호선들 간의 다양한 기하학적 신호선 패턴들로부터 정확하고 효율적으로 연결 관계를 추출할 수 있다.
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公开(公告)号：KR1020040054440A
公开(公告)日：2004-06-25
申请号：KR1020020081478
申请日：2002-12-18
Applicant: 한국전자통신연구원
IPC: G06T5/00
CPC classification number: G06T7/13 , G06T11/203
Abstract: PURPOSE: A method for extracting a connection map of a bus signal line in a schematic editing device is provided to model a signal line in a node of graphic and a connection in an edge and construct a graph, thereby capable of extracting a signal line of an identical net efficiently by an annexation of the graph. CONSTITUTION: Nodes corresponding the respective bits relating to all buses including a single bit bus divider or a multi bit bus divider in a circuit are produced(100). Signal lines connected to the single bus divider of the respective buses are searched, signal line nodes corresponding to the respective signal lines are produced and an edge is inserted between the signal line node and the bit node(101). An edge is inserted between the bit nodes connected by the multi bit bus divider(102). Nodes having the same names are annexed in the respective graphs(103). Signal annexation tables corresponding to the bit nodes are produced through the edges(104).
Abstract translation: 目的：提供一种用于在原理图编辑装置中提取总线信号线的连接图的方法，用于对边缘中的图形和连接的节点中的信号线进行建模，并构建图形，从而能够提取 通过吞并图表有效地实现了相同的净值。 构成：产生与电路中包括单位总线分频器或多位总线分频器的所有总线有关的相应位的节点（100）。 搜索连接到相应总线的单总线分频器的信号线，产生与各信号线相对应的信号线节点，并且在信号线节点和位节点（101）之间插入边。 在由多位总线分频器（102）连接的位节点之间插入一个边。 具有相同名称的节点被附加在各个图（103）中。 通过边缘（104）产生对应于位节点的信号吞并表。
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公开(公告)号：KR100417136B1
公开(公告)日：2004-02-05
申请号：KR1020010019861
申请日：2001-04-13
Applicant: 한국전자통신연구원
IPC: G06F7/00
Abstract: PURPOSE: A device and a method for multiplying the finite fields on a polynomial basis are provided to offer a small volume circuit by using a digit serial mode in the finite fields multiplication of high degree polynomial and to realize the fast multiplication by using a fast clock generator deferent from the system clock. CONSTITUTION: The first storing tool stores a multiplier, a multiplicand and a product as the operation result by dividing into a digit unit. The second storing tool(15) assists the operation by storing a middle value necessary for a process carrying out the operation in the first storing tool and stores the final result. An address generating tool(16) generates an address of the second storing tool for writing or reading the value necessary for the first storing tool from the second storing tool. A clock generating tool(17) provides the fast clock operated by being separated from the system clock to the first storing tool.
Abstract translation: 目的：提供一种在多项式基础上乘以有限域的设备和方法，通过在高阶多项式的有限域乘法中使用数字串行模式提供小体积电路，并通过使用快速时钟实现快速乘法 发生器不同于系统时钟。 组成：第一个存储工具将乘数，被乘数和乘积存储为一个数字单位作为运算结果。 第二存储工具（15）通过在第一存储工具中存储执行操作的处理所需的中间值来辅助操作并存储最终结果。 地址生成工具（16）生成用于从第二存储工具写入或读取第一存储工具所需的值的第二存储工具的地址。 时钟生成工具（17）将通过从系统时钟分离而操作的快速时钟提供给第一存储工具。
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公开(公告)号：KR100248380B1
公开(公告)日：2000-03-15
申请号：KR1019970062774
申请日：1997-11-25
Applicant: 한국전자통신연구원
IPC: G06F11/26
Abstract: 본 발명은 스키메틱 편집기 내에 구현된 신호선 연결도 검사방법에 관한 것으로서, 신호선 연결 검사기는 스키메틱 편집기 상에서 전자회로 설계자가 그림의 형태로 입력한 전자회로도로부터 기본 소자들간에 전기적 연결 관계인 네트리스트를 추출하기 위하여 신호선들의 기하학적인 상호 관계를 검사하여 각 신호선들끼리 연결된 동일한 네트의 신호선인지, 아니면 별개의 신호선인지를 판별하는 기능을 수행하는 가장 중요하고 핵심적인 기능으로, 회로도 내의 신호선 간에는 기하학적으로 매우 다양한 패턴을 가지며, 이러한 다양한 전기적, 기하학적인 신호선 패턴들로부터 정확하고 효율적으로 연결 관계를 추출하는 신호선 연결도 검사 기법을 개발함으로써, 개발된 스키메틱 편집기는 설계 현장에서 실제 전자회로의 설계에 이용되며, 기존의 편집기에 비하여 회로도를 입력하는 작업이 쉽고, 시간이 단축되어 설계의 비용과 시간을 단축할 수 있으며, 스키메틱 편집기를 개발하는 단계에서도 신호선들간의 모든 기하학적인 경우 수를 고려하고 있음에도 알고리즘 자체가 간략하여 적은 프로그램 코드수로 쉽게 구현할 수 있으며, 프로그램 디버깅에 소요된 시간을 줄일 수 있으므로 전체적인 프로그램 개발 기간과 비용을 줄일 수 있는 효과가 있다.
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