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公开(公告)号：KR1019960020055A
公开(公告)日：1996-06-17
申请号：KR1019940031322
申请日：1994-11-26
Applicant: 한국전자통신연구원
IPC: H04B7/005
Abstract: 본 발명은 이동통신 시스템에서 기지국 사이의 동기를 맞추기 위한 방법에 관한 것으로 특히, 시스템 초기화 시 입력된 셀의 기준점과 셀의 반지름을 사용하여 각 셀의 좌표를 계산하는 제1과정과, 상기 과정에서 계산되어진 각 셀의 좌표를 기준으로 셀간의 거리를 계산하여 동기 타이밍을 계산할 기준 기지국과 기지국 타이밍 계산에 이용될 기지국을 선정하는 제2과정과, 상기 제2과정에서 기준 기지국과 주변 기지국이 선정되면 기준 기지국에서 수신되는 주변 기지국의 파워를 계산하여 이를 기준으로 타이밍 차이와 타이밍 에러를 계산하는 제3과정 및 상기 제3과정에서 계산되어진 타이밍 에러의 값을 미리 설정되어 있는 한계치와 비교하여 비교 결과에 따라 해당 셀의 새로운 타이밍을 계산하는 제4과정을 포함하는 것을 특징으로 하는 상호 동기 방식을 이용한 기지국간 타이밍 동기방법을 제공하여 첫째, 마스터 기지국을 사용하지 않으므로 마스터 기지국 장애로 인한 시스템의 불안정을 방지할 수 있으며 둘째, 마이크로 셀로 구성되는 시스템에서는 기지국의 수가 증가하므로 GPS 수신기를 사용하여야 할 경우 시스템 구성비용이 증가하지만, 본 발명과 같은 방식을 이용하여 GPS 수신기를 사용하지 않아도 되므로 경제적인 면에서 이득이 있다.
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Patent Agency Ranking
公开(公告)号：KR1019950012319B1
公开(公告)日：1995-10-16
申请号：KR1019920026084
申请日：1992-12-29
Applicant: 한국전자통신연구원
IPC: H04L12/00
Abstract: The circuit comprises a setup and counter(11) for assigning bus occupation priority and counting time for the next occupation priority, an external circuit connector(12) for processing request signals from a serial communication control block(3), and a timing control unit(13) for limiting bus occupation time by using communication start signal and timing data from the counter.
Abstract translation: 电路包括用于分配总线占用优先级和下一个占用优先级的计数时间的设置和计数器（11），用于处理来自串行通信控制块（3）的请求信号的外部电路连接器（12）和定时控制单元 （13），用于通过使用来自计数器的通信开始信号和定时数据来限制总线占用时间。
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公开(公告)号：KR1019950009568B1
公开(公告)日：1995-08-24
申请号：KR1019920026089
申请日：1992-12-29
Applicant: 한국전자통신연구원
IPC: G06F12/02
Abstract: The bus using right arbitration circuit comprises a first inverter connected to a bus using request terminal of the LANCE; a NAND gate connected to an address selection terminal of the LANCE; a first flip-flop connected to the output terminal of the first inverter, the output terminal of the NAND gate and the bus using perception signal terminal of the LANCE; a first AND gate connected to the bus using perception signal terminals of the LANCE, DMAC and CPU; a second flip-flop connected to the output terminal of the first inverter and the bus using perception signal terminal of the LANCE; a first OR gate connected to bus permission signal terminal of the CPU and output terminal of the second flip-flop; a second inverter connected to output terminal of the first OR gate and the other input terminal of the NAND gate; a second AND gate connected to the output terminal of the second flip-flop, the bus request signal terminals of the DMAC and the CPU; a second OR gate connected to the inverted output of the output terminal of the second flip-flop, the bus request signal terminals of the DMAC and the CPU; a driver connected to the output terminal of the second OR gate and the bus permission signal terminal of the DMAC; and a third inverter connected to the bus using perception signal terminal of the LANCE and the control terminal of the driver.
Abstract translation: 使用正确的仲裁电路的总线包括：使用LANCE的请求终端连接到总线的第一反相器; 连接到LANCE的地址选择端的NAND门; 连接到第一反相器的输出端的第一触发器，NAND门的输出端和使用LANCE的感知信号端的总线; 与LANCE，DMAC和CPU的感知信号端子连接到总线的第一AND门; 连接到第一反相器的输出端的第二触发器和使用LANCE的感知信号端的总线; 连接到CPU的总线许可信号端和第二触发器的输出端的第一或门; 第二反相器，连接到第一或门的输出端和与非门的另一个输入端; 连接到第二触发器的输出端的第二与门，DMAC和CPU的总线请求信号端; 连接到第二触发器的输出端的反相输出的第二或门，DMAC和CPU的总线请求信号端; 连接到第二或门的输出端的驱动器和DMAC的总线允许信号端; 以及使用LANCE的感知信号端子和驱动器的控制端子连接到总线的第三反相器。
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公开(公告)号：KR1019950022491A
公开(公告)日：1995-07-28
申请号：KR1019930030896
申请日：1993-12-29
Applicant: 한국전자통신연구원
Abstract: 본 발명은 제어국내 각 서브시스템과 BTS에서 생성된 패킷 데이타의 목적지 주소를 해석하여 패킷이 착신되는 해당 서브시스템이 접속되어 있는 패킷 라우터 접속부가 라우팅시키는 디지틀 이동통신 제어국내 패킷 데이타 교환처리방법에 관한 것으로, 소프트 핸드 오프 기능을 용이하게 구현하기 위해서 패킷 교환방식을 적용하는 디지틀 이동통신 제어국을 구현하는데 필수적인 것으로서 구현시 얻을 수 있는 효과는 음성 패킷 데이타와 제어 데이타를 동일 장치로 교환처리하고 기지국(BTS)과 제어국(BSC)사이의 트렁크 사용 효율 증대와, 패킷 라우팅 시 마이크로 시퀀서를 사용함으로써 라우터의 신뢰도가 향상된다.
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公开(公告)号：KR1019950022485A
公开(公告)日：1995-07-28
申请号：KR1019930029603
申请日：1993-12-24
Applicant: 한국전자통신연구원
IPC: H04L12/833 , H04L12/875 , H04L12/935
Abstract: 본 발명은 데이타 통신장치, 이동통신 기지국장치, 이동통신 제어국장치 또는 교환장치등 대형 통신시스템에서 패킷데이터 교환을 위한 패킷버스 접속장치에서의 태그발생 및 처리방법에 관한 것으로, 마이크로프로세서 블럭(1), 태그처리블럭(2), 태그저장블럭(3), 데이타 저장블럭(4), 패킷버스 아비트레이션 블럭(5)를 구비하는 패킷버스 접속장치에 적용되는 태그발생 및 처리방법에 관한 것으로, 마이크로프로세서 블럭이 패킷데이타 송신을 개시하는지의 여부를 감시하여 이에 다른 태그 데이타를 생성하는 제1단계; 태그 저장 블럭내에 교환되어질 패킷이 존재하는지의 여부를 감지하여 이를 나타내는 제2단계; 수신된 태그 데이타를 검사하여 이상 여부를 통보하는 제3단계;를 포함하여 이루어지는 것을 특징으로 한다.
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