公开(公告)号：KR1020090061306A

公开(公告)日：2009-06-16

申请号：KR1020070128277

申请日：2007-12-11

Applicant: 한국전자통신연구원

Inventor： 장준영 ,  조한진 ,  이귀상 ,  배영환 ,  전인산 ,  김원종 ,  이미영 ,  김주엽

IPC: H04N19/14

CPC classification number: H04N19/137 ,  H04N19/115 ,  H04N19/61

Abstract: A distributed video coding device having a coding rate control function and a method thereof are provided to simply predict a bit rate of a decoder without increasing a calculation quantity of an encoder, thereby conducting an ERC(Encoder Rate Control) function. An intra-frame encoder(200) receives and encodes a key frame, and outputs a bit stream of the encoded key frame. An ERC module(400) calculates a bit rate in accordance with motion complexity of the current WZ(Wyner-Ziv) frame by using correlation of the bit rate and the motion complexity. A turbo encoder(300) encodes the WZ frame at the calculated bit rate, and outputs the encoded WZ bit stream. An equal quantizer(100) equally quantizes the WZ frame, and provides the WZ frame to the turbo encoder.

Abstract translation: 提供具有编码率控制功能的分布式视频编码装置及其方法，以简单地预测解码器的比特率而不增加编码器的计算量，从而进行ERC（编码器速率控制）功能。 帧内编码器（200）接收并编码关键帧，并输出编码关键帧的比特流。 ERC模块（400）通过使用比特率和运动复杂度的相关来根据当前WZ（Wyner-Ziv）帧的运动复杂度来计算比特率。 turbo编码器（300）以所计算的比特率对WZ帧进行编码，并输出编码的WZ比特流。 相等的量化器（100）同样量化WZ帧，并向turbo编码器提供WZ帧。

公开(公告)号：KR1020070059820A

公开(公告)日：2007-06-12

申请号：KR1020060026535

申请日：2006-03-23

Applicant: 한국전자통신연구원

Inventor： 김정범 ,  전인산 ,  어익수

IPC: H03H17/00

CPC classification number: H03H17/06 ,  H03H17/0225 ,  H03H17/0227 ,  H03H17/0238

Abstract: A multiplierless FIR(Fine Impulse Response) digital filter and a designing method thereof are provided to reduce the addition or subtraction substituting for multiplication without using the existing CDS(Canonic Signed Digit) method and to expand a structure of the filter simply when supporting input data of a multiple communication standard. A multiplierless FIR digital filter(100) includes a coefficient information extracting block(110) and an addition/subtraction circuit(120). The coefficient information extracting block(110) extracts and stores information to perform a filtering operation by addition and subtraction from a property of coefficients as an input. The addition/subtraction circuit(120) performs the filtering operation and error correction of the inputted data by using the stored information in the coefficient information extracting block(110).

Abstract translation: 提供了无乘法FIR（精细脉冲响应）数字滤波器及其设计方法，以减少加法或减法而不使用现有的CDS（Canonic Signed Digit）方法，并且仅在支持输入数据时扩展滤波器的结构 的多重通信标准。 无乘数FIR数字滤波器（100）包括系数信息提取块（110）和加法/减法电路（120）。 系数信息提取块（110）通过从系数的属性作为输入进行加法和减法来提取和存储用于执行滤波操作的信息。 加法/减法电路（120）通过使用系数信息提取块（110）中存储的信息来执行输入数据的滤波操作和纠错。

公开(公告)号：KR100725931B1

公开(公告)日：2007-06-11

申请号：KR1020040108282

申请日：2004-12-17

Applicant: 한국전자통신연구원

Inventor： 전인산 ,  김혁 ,  김경수 ,  어익수 ,  정희범

IPC: H03M13/41

CPC classification number: H03M13/395 ,  H03M13/4107 ,  H03M13/4192

Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 하이브리드 역추적 장치 및 그를 이용한 고속 비터비 복호 시스템에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 초고속 통신을 수행하기 위하여 완전 병렬 ACS의 구조를 사용하고, 임계 경로의 최적화를 위하여 radix2 대신에 radix4를 사용한 구조에 있어서, 레지스터 교환 방식과 역추적 방식을 결합한 하이브리드 방식을 적용하여 하드웨어의 크기를 개선하고 성능과 전력소모에 있어서 최적화된 구조를 제공할 수 있는 하이브리드 역추적 장치 및 그를 이용한 고속 비터비 복호 시스템을 제공하는데 그 목적이 있음.
3. 발명의 해결방법의 요지
본 발명은, 경로 메트릭 계산기로부터 경로 메트릭의 가지(생존경로)를 입력받아, 블록 역추적을 하기 위한 비트 길이만큼 레지스터 교환을 통하여 블록 생존값을 얻기 위한 레지스터 교환수단; 상기 레지스터 교환이 원활하게 이루어지도록 블록 생존값을 저장 및 출력하고, 상기 레지스터 교환을 통해 얻은 블록 생존값을 블록 역추적 메모리에 쓸 때까지 저장하기 위한 저장수단; 및 상기 저장수단의 값을 상기 블록 역추적 메모리에 쓰면서 블록 역추적을 수행하여 복호된 데이터를 출력하기 위한 블록 역추적 수단을 포함하되, Radix4를 사용한 완전 병렬 ACS(Add Compare Select) 구조를 갖는 것을 특징으로 한다.
4. 발명의 중요한 용도
본 발명은 고속 무선통신 시스템 등에 이용됨.
하이브리드 역추적, 레지스터 교환, 블록 역추적, 비터비 복호기, Radix4

公开(公告)号：KR100680270B1

公开(公告)日：2007-02-07

申请号：KR1020000003874

申请日：2000-01-27

Applicant: 한국전자통신연구원 ,  엠텍비젼 주식회사

Inventor： 전인산 ,  김경수 ,  조한진

IPC: H03M7/02

Abstract: 본 발명은 최대 사후 확률 방식을 이용한 터보 복호기 및 그 복호기에서의 복호 방법 방법에 관한 것이다. 이 복호 방법은 수신 심볼에 대해 순방향 및 역방향 가지 메트릭을 계산하여 출력하는 제1 단계; 상기 제1 단계에서 출력되는 순방향 및 역방향 가지 메트릭을 각각 양의 값을 갖도록 양수화한 후 정규화하는 제2 단계; 상기 제2 단계에서 정규화된 순방향 및 역방향 가지 메트릭을 사용하여 각각 순방향 및 역방향 상태 메트릭을 계산하는 제3 단계; 상기 계산된 순방향 및 역방향 상태 메트릭을 각각 정규화하되, 전단의 상태 메트릭에서 정규화에 필요한 값을 추출하여 현재 단의 상태 메트릭을 정규화하는 제4 단계; 및 상기 정규화된 순방향 및 역방향 상태 메트릭을 사용하여 로그 우도를 계산하는 제5 단계를 포함한다.
본 발명에 따르면, 상태 메트릭의 포화가 발생하지 않아 하드웨어로 구현하였을 때, 터보 복호기의 성능이 향상된다는 장점이 있다. 또한, 가지 메트릭이 모두 양수화되어 전단의 상태 메트릭으로 현재 단의 상태 메트릭을 정규화하므로 상태 메트릭을 계산하는 임계경로의 길이가 단축되어 고속의 터보 복호기를 구현할 수 있다는 장점이 있다.
MAP, 최대 사후 확률, 터보 복호기, 복호 방법, 가지 메트릭, 상태 메트릭

公开(公告)号：KR100580843B1

公开(公告)日：2006-05-16

申请号：KR1020030094829

申请日：2003-12-22

Applicant: 한국전자통신연구원

Inventor： 전인산 ,  김혁 ,  김재석 ,  김경수 ,  정희범 ,  김종대

IPC: H04B7/02

CPC classification number: H04L1/0656 ,  G06F17/16 ,  H04L25/0242

Abstract: 본 발명은, MIMO 통신시스템 수신기의 V-BLAST에서 채용할 수 있으며 보다 효율적으로 채널전달함수행렬을 처리할 수 있는 채널전달함수행렬의 처리방법 및 채널전달함수 처리장치를 제공한다.
본 발명에 따르면, 채널전달함수행렬(H)을 소정의 로그변환 테이블을 이용하여 로그변환하고, 로그변환된 채널전달함수행렬(H)의 허미션행렬(H
H )을 산출한다. 다음에, 로그변환된 채널전달함수행렬과 허미션행렬의 덧셈 및 쟈코비안 연산을 이용하여 곱행렬(A)을 산출하고 이 곱행렬의 역행렬(A
-1 )의 여인자 및 결정인자를 산출한다. 이 여인자 및 결정인자 각각과 상기 허미션행렬(H
H )의 덧셈 및 쟈코비안 연산을 이용하여 의사역행렬을 산출한 후, 산출된 의사역행렬을 역로그변환 테이블을 이용하여 역로그변환한다.
본 발명에 따른 V-BLAST 복호기는 많은 양의 곱셈기를 필요로 하는 실수도메인 연산을 수행하지 않고, 입력된 채널전달함수행렬(H)을 이진로그를 취하여 로그도메인의 값으로 변환하고, 간단한 덧셈기와 쟈코비안을 사용하여 구현할 수 있다.
V-BLAST, 채널전달함수, 의사역행렬, 쟈코비안, 로그도메인

公开(公告)号：KR100355452B1

公开(公告)日：2002-10-11

申请号：KR1019990031257

申请日：1999-07-30

Applicant: 한국전자통신연구원

Inventor： 전인산 ,  김경수 ,  조한진 ,  김환우

IPC: H03M13/27

Abstract: 본발명에서는터보부호를사용하는터보복호기를 ASIC으로구현하는데하드웨어자원공유를통하여면적을최소화하기위한 MAP(Maximum A Posteriori) 방식을사용한터보복호기에관한것이다. 본발명에서는종래의두 개의 MAP 복호기를하나의 MAP 복호기로사용하여공통하드웨어자원으로만들어하드웨어크기를최소화한것으로서, 그구조는제 1 RAM(20), 제 1 가산기(21), 제 2 멀티플렉서(22), 제 1 가산기와제 2 멀티플렉서에서출력된데이터를받아순방향과역방향메트릭을동시에계산하여입력정보를혼합된순서로 MAP 복호해서출력하는하나의 MAP 복호기(30), 하나의지연소자(23), 제 1 멀티플렉서(24), 제 2 가산기(40), 제 2 RAM(50), 인터리버, 디인터리버, 역인터리버, 역디인터리버(41∼44), 그리고최종터보복호된정보를출력하는경성판정부(60)로구성된다. 이와같이구성되어, 본발명에서는복호시간의지연이없이하드웨어의자원공유를통하여터보복호기의크기를획기적으로줄일수 있다. 이에따른터보복호기는차세대이동통신시스템인 IMT-2000 규격에채택된오류정정분야에있어서경쟁력을확보할수 있게된다.

公开(公告)号：KR1020010076623A

公开(公告)日：2001-08-16

申请号：KR1020000003874

申请日：2000-01-27

Applicant: 한국전자통신연구원 ,  엠텍비젼 주식회사

Inventor： 전인산 ,  김경수 ,  조한진

IPC: H03M7/02

CPC classification number: H03M13/2957 ,  H03M13/3905

Abstract: PURPOSE: A method of normalizing a turbo decoder by using maximum a posterior is provided to reduce a critical path and not to saturate a state metric with a positive value, when the turbo decoder is normalized by using hardware. CONSTITUTION: First, a branch metric is prepared by adding a constant value on a branch metric value of 2 digits to obtain a positive value(S11). The branch metric value is inputted into a metric calculator(S2), and the inputted branch metric value is calculated with a state metric(S12). Then, a value for the normalization is extracted from a previous state metric, and a current state metric is normalized by the extracted value. Accordingly, the performance of the turbo decoder is improved by embodying with the hardware and a critical path does not elongated.

Abstract translation: 目的：提供一种通过使用最大后验来对turbo解码器进行归一化的方法，以便在通过使用硬件对turbo解码器进行归一化时，减少关键路径，而不使饱和具有正值的状态度量。 规定：首先，通过在2位数的分支度量值上加上常数值来获得正值来准备分支度量（S11）。 分支度量值被输入到度量计算器（S2），并且用状态度量计算输入的分支度量值（S12）。 然后，从先前状态度量提取用于归一化的值，并且通过提取的值对当前状态度量进行归一化。 因此，通过使用硬件来实现turbo解码器的性能，并且关键路径不会延长。

公开(公告)号：KR1020010076563A

公开(公告)日：2001-08-16

申请号：KR1020000003768

申请日：2000-01-26

Applicant: 한국전자통신연구원

Inventor： 전인산 ,  변경진 ,  김경수 ,  조한진

IPC: H03M7/04

CPC classification number: H03M13/2957 ,  H03M13/3905 ,  H03M13/6502

Abstract: PURPOSE: A turbo decoder using base 2 log MAP(maximum a posteriori probability)is provided to reduce size of the hardware without degradation of performance by converting complex E function to simple 2 function. CONSTITUTION: The turbo decoder extracts respective excess information from the first and second information sets using the maximum a posteriori probability(MAP) algorism. The turbo decoder has a 2 function device. The 2 function device transforms the MAP algorism using base 2 logarithm. The turbo decoder adds 2-exponential values of the respective first and second information sets each other, defines 2 function taking base 2 logarithm to the added value and calculates the 2 function in the transformed MAP algorism. Therefore it reduce size of the hardware without degradation of performance by converting complex E function to simple 2 function.

Abstract translation: 目的：提供使用基础2 log MAP（最大后验概率）的turbo解码器，通过将复杂E函数转换为简单的2函数来减少硬件的大小，而不会降低性能。 构成：turbo解码器使用最大后验概率（MAP）算法从第一和第二信息集提取相应的多余信息。 turbo解码器具有2功能设备。 2功能设备使用基数2对数来转换MAP算法。 turbo解码器将相应的第一和第二信息集合的2-指数值相加，定义了将基数2对数作为附加值的2个函数，并计算变换MAP算法中的2函数。 因此，通过将复杂的E功能转换为简单的2功能，可以减少硬件的尺寸，而不会降低性能。

公开(公告)号：KR100258176B1

公开(公告)日：2000-06-01

申请号：KR1019970064805

申请日：1997-11-29

Applicant: 한국전자통신연구원

Inventor： 전인산 ,  김경수 ,  연광일

IPC: H03M13/23

Abstract: PURPOSE: A viterbi demodulator having a branch metric module for bit expansion and contraction is provided to from a new structure for improve the BER capacity of the codec ASIC. CONSTITUTION: In a viterbi demodulator having a branch metric module, a multiplier(201) doubles a received 4-bit symbol with a range between minus 7 and plus 7 into a 5-bit symbol with a range between minus 14 and plus 14. A symbol metric calculator(202) receives the 5-bit symbol and codeword from a codeword generator(206) and, if the two have the same code bit, sets the symbol metric as 0, and, if the two have different code bits, sets the symbol metric with the received symbol except for the code bit. An adder(203) adds three symbol metrics having the values between 0 and 14. A divider(204) dives the sum of the three symbol metrics by 2. A saturator(205) bypasses a value below 15 and saturates any other values bigger than 15 at 15.

Abstract translation: 目的：提供具有用于位扩展和收缩的分支度量模块的维特比解调器，用于从新结构提供用于提高编解码器ASIC的BER容量的维特比解调器。 构成：在具有分支度量模块的维特比解调器中，乘法器（201）将接收到的4位符号与减号7和加号7之间的范围加倍，成为在负14和加14之间的范围内的5位符号。 符号度量计算器（202）从码字生成器（206）接收5位符号和码字，并且如果两者具有相同的码位，则将符号度量设置为0，并且如果两者具有不同的码位，则组 带有除码位之外的接收符号的符号度量。 加法器（203）将具有值在0和14之间的三个符号度量相加。分频器（204）将三个符号度量的和除以2。饱和器（205）绕过低于15的值，并且使大于 15在15。

公开(公告)号：KR100198453B1

公开(公告)日：1999-06-15

申请号：KR1019960068071

申请日：1996-12-19

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 전인산 ,  정희범 ,  송원철

IPC: H04L1/00 ,  H04L12/26 ,  H04L12/70

Abstract: 본 발명은 ATM 셀 전송에 기초한 동기식 디지털 계층(SDH)을 집적회로로 구현하는데 효과적인 헤더오류정정(HEC)의 구조에 관한 것으로서, 종래의 155Mbps SDH에서 HEC의 기본적인 구조는 8비트로 구성된 ATM셀을 처리하도록 되었지만 622Mbps SDH에서 ATM셀은 16비트 구조를 가지고 있어 16비트로 구성된 HEC 구조가 필요한 문제가 있으므로 상기 문제점을 해결하기 위해 본 발명의 HEC는 ATM셀의 헤더 5바이트에서 발생하는 오류를 정정하기 위하여 부호화하고 복호화하는 기능을 수행하며, 이때 생성다학식 g(x)=x
8 +x
2 +x+1을 사용함으로써, 5바이트의 셀 헤더에서 발생하는 오류 중1비트를 정정할 수 있고 다중오류를 검출할 수 있는 능력을 가지고 있으므로 16비트로 구성된 ATM 셀을 처리하기 위한 새로운 HEC 구조를 제시하여 ATM 셀동기를 맞추는데 효율적인 구조를 가지� � 있다.