中科微点-全球专利检索

  1. Login
  2. Sign Up

Search Results

153 records (took 0.025 seconds)

    Procédé de gravure d’une couche à base d’un matériau III-V
    41.
    发明专利
    Procédé de gravure d’une couche à base d’un matériau III-V 未知

    公开(公告)号：FR3100923B1

    公开(公告)日：2021-10-01

    申请号：FR1910110

    申请日：2019-09-12

    Applicant: COMMISSARIAT ENERGIE ATOMIQUE

    Inventor： POSSEME NICOLAS ,  LE ROUX FRÉDÉRIC

    IPC: H01L21/02 ,  H01L21/027 ,  H01L21/64

    Abstract: Titre : Procédé de gravure d’une couche à base d’un matériau III-V L’invention concerne notamment un procédé de gravure d’au moins une couche (100) à base d’un matériau III-V (100), le procédé comprenant au moins : fournir au moins ladite couche (100), au moins un cycle comprenant au moins les étapes suivantes: modifier, par implantation (10) d’ions à base d’hydrogène (H) et/ou d’hélium (He), une partie au moins de l’épaisseur (e100) de ladite couche (100) pour former dans ladite couche (100) au moins une portion modifiée (110), oxyder une partie au moins de la portion modifiée (110) en exposant ladite couche (100) à un plasma (20) à base d’oxygène, pour définir dans ladite couche (100) au moins une portion oxydée (120) et au moins une portion non oxydée, graver l’au moins une portion oxydée (120) sélectivement à l’au moins une portion non oxydée Figure pour l’abrégé : Fig. 2

    Procédé de gravure d’une couche à base d’un matériau III-V
    43.
    发明专利
    Procédé de gravure d’une couche à base d’un matériau III-V 未知

    公开(公告)号：FR3100923A1

    公开(公告)日：2021-03-19

    申请号：FR1910110

    申请日：2019-09-12

    Applicant: COMMISSARIAT ENERGIE ATOMIQUE

    Inventor： POSSEME NICOLAS ,  LE ROUX FRÉDÉRIC

    IPC: H01L21/02 ,  H01L21/027 ,  H01L21/64

    Abstract: Titre : Procédé de gravure d’une couche à base d’un matériau III-V L’invention concerne notamment un procédé de gravure d’au moins une couche (100) à base d’un matériau III-V (100), le procédé comprenant au moins : fournir au moins ladite couche (100), au moins un cycle comprenant au moins les étapes suivantes: modifier, par implantation (10) d’ions à base d’hydrogène (H) et/ou d’hélium (He), une partie au moins de l’épaisseur (e100) de ladite couche (100) pour former dans ladite couche (100) au moins une portion modifiée (110), oxyder une partie au moins de la portion modifiée (110) en exposant ladite couche (100) à un plasma (20) à base d’oxygène, pour définir dans ladite couche (100) au moins une portion oxydée (120) et au moins une portion non oxydée, graver l’au moins une portion oxydée (120) sélectivement à l’au moins une portion non oxydée Figure pour l’abrégé : Fig. 2

    Procédé de formation d’espaceurs d’un transistor
    44.
    发明专利
    Procédé de formation d’espaceurs d’un transistor 未知

    公开(公告)号：FR3098644A1

    公开(公告)日：2021-01-15

    申请号：FR1907836

    申请日：2019-07-11

    Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  CENTRE NAT RECH SCIENT ,  UNIV GRENOBLE ALPES

    Inventor： POSSEME NICOLAS ,  BONVALOT MARCELINE ,  CHAKER AHMAD ,  VALLEE CHRISTOPHE

    IPC: H01L21/3115 ,  H01L21/3065 ,  H01L21/70

    Abstract: Procédé de fabrication d’espaceurs d’un transistor. Selon un aspect, on prévoit un procédé de formation d’espaceurs sur un motif de grille comprenant : Un dépôt d’une première couche diélectrique comprenant des portions basales sur la couche active et des portions latérales sur les flancs du motif, Une modification anisotrope des seules portions basales de cette première couche, de façon à obtenir des portions basales modifiées. Un dépôt d’une deuxième couche diélectrique sur la première couche, comprenant également des portions basales et latérales, Une gravure anisotrope des seules portions basales de cette deuxième couche, de façon à éliminer ces portions basales en conservant les portions latérales, Un retrait des portions basales modifiées en conservant les premières et deuxièmes portions latérales non modifiées, par gravure sélective du matériau diélectrique modifié vis-à-vis du matériau diélectrique non modifié. Un domaine d’application privilégié concerne la réalisation des transistors FinFET ou FDSOI. Figure 4E

    Procédé de gravure d’une couche diélectrique tridimensionnelle
    45.
    发明专利
    Procédé de gravure d’une couche diélectrique tridimensionnelle 未知

    公开(公告)号：FR3091002A1

    公开(公告)日：2020-06-26

    申请号：FR1873686

    申请日：2018-12-20

    Applicant: COMMISSARIAT ENERGIE ATOMIQUE

    Inventor： POSSEME NICOLAS ,  AH-LEUNG VINCENT ,  POLLET OLIVIER

    IPC: H01L21/311 ,  H01L21/335

    Abstract: L’invention porte notamment sur un procédé de gravure d’une couche diélectrique (40) recouvrant au moins partiellement un flanc (32, 32) d’une structure (30) en un matériau semi-conducteur, la structure (30) présentant au moins une face (31). Le procédé comprend une pluralité de séquences comprenant chacune au moins les étapes suivantes : une oxydation principale de manière à former un film d’oxyde (90) ; une gravure anisotrope principale du film d’oxyde (90), effectuée de manière à graver une portion (Ox41s, Ox141s, Ox60s) du film d’oxyde (90) s’étendant parallèlement aux flancs et une partie au moins de la couche diélectrique (40), être stoppée avant de graver ladite structure (30) et toute l’épaisseur d’une autre portion du film d’oxyde (Ox41f, Ox141f) s’étendant perpendiculairement aux flancs, la séquence étant réitérée jusqu’au retrait complet de la couche diélectrique (40) située sur les flancs (32) de ladite structure (30). Figure pour l’abrégé : Fig.3E

    Procédé de fabrication d’un composant électronique à multiples îlots quantiques
    46.
    发明专利
    Procédé de fabrication d’un composant électronique à multiples îlots quantiques 未知

    公开(公告)号：FR3089213A1

    公开(公告)日：2020-06-05

    申请号：FR1872199

    申请日：2018-12-02

    Applicant: COMMISSARIAT ENERGIE ATOMIQUE

    Inventor： POSSEME NICOLAS ,  HUTIN LOUIS ,  LE ROYER CYRILLE ,  NEMOUCHI FABRICE

    IPC: B82Y10/00 ,  H01L29/15 ,  H01L29/775 ,  H01L29/786

    Abstract: L’invention concerne un procédé de fabrication d’un composant électronique (1) à multiples îlots quantiques, comprenant les étapes de : -fourniture d’un empilement incluant un substrat (100), une nano structure (110) en matériau semi-conducteur superposé sur le substrat (100), comportant des premier et deuxième îlots quantiques (111, 112) et une liaison (115) reliant ces premier et deuxième îlots quantiques, des premier et deuxième empilements de grille de commande (143, 144) disposés sur lesdits premier et deuxième îlots quantiques (111, 112), lesdits empilements de grille (143, 144) étant séparés par une gorge (15), les îlots quantiques et ladite liaison (115) présentant une même épaisseur; -amincissement partiel de ladite liaison (115) en utilisant les empilements de grille (143, 144) comme masques, de façon à obtenir une liaison présentant une épaisseur inférieure à celle des îlots quantiques ; -formation d’une couche de diélectrique (119) sur ladite liaison amincie (115). Figure à publier avec l’abrégé : Fig. 1

    PROCEDE DE REALISATION DE MOTIFS DANS UN SUBSTRAT
    47.
    发明专利
    PROCEDE DE REALISATION DE MOTIFS DANS UN SUBSTRAT 未知

    公开(公告)号：FR3066857B1

    公开(公告)日：2019-11-22

    申请号：FR1754648

    申请日：2017-05-24

    Applicant: COMMISSARIAT ENERGIE ATOMIQUE

    Inventor： NOURI LAMIA ,  GAILLARD FREDERIC-XAVIER ,  LANDIS STEFAN ,  POSSEME NICOLAS

    IPC: H01L21/465 ,  G03F7/00 ,  H01L21/426

    Abstract: L'invention porte notamment sur un procédé de réalisation d'au moins un motif (150) dans un substrat (100), le procédé comprenant au moins les étapes suivantes: - fournir un substrat (100) présentant une face avant (11) surmontée au moins d'une couche de masquage (300) portant au moins un motif de masque (301), - réaliser une implantation ionique du substrat (100) de manière à former au moins une première zone (110) présentant une résistivité p1 inférieure à la résistivité p2 d'au moins une deuxième zone (111) non modifiée, - après l'étape d'implantation, plonger le substrat (100) dans un électrolyte (4), - retirer l'au moins une première zone (110) sélectivement à l'au moins une deuxième zone (111), l'étape de retrait comprenant au moins l'application au substrat (100) d'une étape d'électrochimie pour provoquer une porosification de l'au moins une première zone (110) sélectivement à l'au moins une deuxième zone (111).

    PROCEDE DE FABRICATION D'UNE STRUCTURE DE TRANSISTORS COMPORTANT UNE ETAPE DE BOUCHAGE
    48.
    发明专利
    PROCEDE DE FABRICATION D'UNE STRUCTURE DE TRANSISTORS COMPORTANT UNE ETAPE DE BOUCHAGE 未知

    公开(公告)号：FR3053159B1

    公开(公告)日：2019-05-10

    申请号：FR1655842

    申请日：2016-06-23

    Applicant: COMMISSARIAT ENERGIE ATOMIQUE

    Inventor： BRUNET LAURENT ,  POSSEME NICOLAS

    IPC: H01L21/77 ,  H01L21/98

    Abstract: L'invention a pour objet un procédé de fabrication d'une structure de transistors réalisée de manière séquentielle, comprenant au moins les étapes suivantes : - la réalisation d'au moins un premier transistor à partir d'une première couche semiconductrice (102) pouvant être en silicium ; - l'encapsulation d'au moins ledit premier transistor par au moins une couche de premier diélectrique (107) définissant un premier ensemble ; - le collage d'une couche de second diélectrique (207) située à la surface d'une seconde couche semiconductrice (202) pouvant être en silicium, sur la couche de premier diélectrique (107) ; - le dépôt d'une couche de matériau planarisant (500) à la surface de ladite seconde couche semiconductrice; - la gravure sélective de ladite couche de matériau planarisant, jusqu'à ladite seconde couche semiconductrice ; - la réalisation d'au moins un second transistor à partir de ladite seconde couche semiconductrice.

    PROCEDE DE FABRICATION D'UN TRANSISTOR
    50.
    发明专利
    PROCEDE DE FABRICATION D'UN TRANSISTOR 未知

    公开(公告)号：FR3046875B1

    公开(公告)日：2018-12-14

    申请号：FR1650392

    申请日：2016-01-19

    Applicant: COMMISSARIAT ENERGIE ATOMIQUE

    Inventor： POSSEME NICOLAS ,  ARVET CHRISTIAN

    IPC: H01L21/335

    Abstract: L'invention concerne un procédé de fabrication d'un transistor comprenant : - une grille (2000) située au-dessus d'une couche sous-jacente (2022) d'un matériau semi-conducteur, ladite grille (2000) comprenant un premier et un deuxième flanc (2001, 2002), - un pied de grille (2021) formé sous la grille et en saillie dans la dite couche sous-jacente (2022), le procédé comprenant une étape de formation d'une couche diélectrique recouvrant lesdits premier et deuxième flancs (2001, 2002) de la grille (2000) de sorte à ne pas couvrir au moins en partie ledit pied de grille (2021),caractérisé par le fait que, avant l'étape de formation de la couche diélectrique, la couche sous-jacente (2022) est formée avec une étape d'enlèvement partiel du matériau semi-conducteur dans une couche originale du matériau semi-conducteur, autour de la grille (2000) de sorte à former ledit pied de grille (2021).

Patent Agency Ranking